SU528517A1 - Устройство дл контрол неисправностей интегральных схем - Google Patents

Description

1

Изобретение относитс  к средствам контрол  цифровы объектов и может быть использовано дл  проверки правильности работы интегральных схем при контроле объектов , содержащих такие схемы, а также дл  .моделировани  (имитации) их леисиравностей при подборе и проверке эффективности тестов цифровых объектов.

Известны устройства дл  контрол  неисправностей интегральных схе.м, установленных в различных цифровых объектах 1, 2, 3 и 4.

Эти устройства обеспечивают контроль цифрового объекта поочередной проверкой вход ншх в его состав интегральных схем путем сравнени  выходных сигналов контролируемой схемы и однотипной эталонной схемы, иа входы которой прикладываютс  сигналы, снимаемые с входов контролируемой интегральной схемы объекта, при этом объект либо находитс  в режиме нормального функционировани , либо на его входы прикладываютс  контрольные сигналы от отдельного генератора тестов.

Недостатком известных устройств  вл етс  ограниченность функций.

Наиболее близким но технической сущности  вл етс  устройство дл  контрол  неисправностей интегральных схем, содержащее эталонную схему, блок контактировани  и

св занные с ним разв зывающие усилители и дискриминаторы потенциалов, блок сравнени , входы которого св заны с дискриминаторами потенциалов, и соединенный с блоком сравнени  блок регистрации 5.

Недостатком этого устройства  вл етс  невозможность его применени  прн решении других задач, св занных с контролем цифровых объектов, в частности при подборе и .проверке качества тестов функционального контрол  обтзектов.

С целью моделировани  nencnpaBHocTcii интегральных схем в него введены входные и выходные вентили, последовательно соединенные счетчик и дешифратор, причем входные вентили включены между выходами разв зывающих усилителей и входом эталонной схемы, выходные вентнли - между выходом эталонной схемы и входом блока сравнени , выходы выходных вентилей св заны с блоком контактировани , а вторые входы входных и выходных вентилей подключены к выходу дешифратора , выход счетчика соединен с блоком регистрации, который св зан также с выходами дискриминаторов потенциалов.

На чертеже представлена структурна  электрическа  схема предлагаемого устройства.

Устройство содержит блок 1 контактированн , разв зывающие усилители 2, дискриминаторы 3 потенциалов, входные вентили 4.

эталонную схему 5, выходные вентили 6, блок 7 сравнени , счетчик 8, дешнфратор 9 и блок 10 регистрации.

При номощи блока 1 коитактировани  устройство нодключаетс  к внешним выводам интегральных схем объекта контрол  или соедин етс  с монтажол объекта в тех случа х, когда оно включаетс  вместо какой-либо ннтегральной схел1ы. Блок 1 св зан с входами разв зывающнх уснлнтелси 2 и дискриминаторов 3 нотенциалов. Те и другие элементы служат дл  снижени  иагрузки на цеии обьекта , к которым иодключаегс  ycTpoiicTBo. а дискрил1инаторы 3 потенциалов, кроме того. обесценивают распознавание логических значений «1 н «О сигна,;ов на выходах контролируемой интегральной схемы. Быхо;1Ы разв зывающих усилителей 2 соединены с нервыми входами входных вентилей 4, нредназначенных дл  имитации обрывов входов и других цеисправностей интегральных схем. Вентили 4 св заны е входами эталонной схемы 5, выходы которой нодключены к нервым входам выходных вентилей 6. Эти вентцли служат дл  имитации неисцравностей выходов интегральных схем (фиксированное значение «1 или «О на выходе). Выходы вентилей 6 соединены с блоком 1 контактировани  и с входами блока 7 сравнени , другие входы которого св заны с дискриминаторами 3 нотецциалов .

Счетчик 8 слул.ит дл  образовани  н запоминани  кода (номера) имитируемой неисцравности . Изменение состо ни  этого счетчика обеспечиваетс  „тибо е помоиило оргаио 5 ручного управлени , либо по сигналам от внешней аппаратуры, совмеспш с которой используетс  устройство. Выходы счетчика 8 через дешифратор 9 соедппеиы с вторыми входами вентилей 4, 6.

Блок 10 регистрации предназначен дл  nriдикации результатов сравнени  выходных сигналов контролируемой интегральной схемы ц эталонной ехемы 5, результатов допускового контрол  выходных сигналов пнтегральцой схемы, номера имитируемой ненсправпости , а также дл  формировани  сигналов управлени  внешней аинаратурой. Входы блока 10 регистрации св заны с выходами дискримннаторов 3 потенциалов, блока 7 сравнени  и счетчика 8.

Дл  обеспечени  контрол  и моделировани  пепсправностей различных нптегральпых схем объектов эталонна  схема должна быть сменной. В простейшем случае в качестве эталонной схемы может иецользоватьс  интегральна  схема того же тина, что и контролируема  схема объекта. Эталонные интегральные схемы устанавливаютс  па платах.

Устройство работает следующим образом.

При контроле интегральных схем чакоголибо объекта блок 1 контактировани  нодключаетс  к внешним выводам выбраиной интегральной схемы, нрн этом в устройстве устанавливаетс  соответствующа  эталонна и

схема 5. Затем с помощью органов ручного управлени  счетчик 8 н блок 10 регнстрации сбрасываетс  в исходное состо ние (нули во всех разр дах). После этого к контролируемому устройству нрнкладываетс  тест. При нулевом состо нии счетчика 8 неисправности не имитируютс , поэтому сигналы, действующие в процессе выполнени  теста на входах провер емой нптегральпой схемы, через блок

1 контактнровапи , разв зывающие усилители 2 и входпые вентили 4 без каких-либо из-меиеннй нрикладываютс  к входам эталонНой схемы 5.

Блок 7 сравнени  в каждом такте теста

сравнивает выходные сигналы этой схемы, поступаюпи-к также без какнх-;1нбо изменений через выходные вентили 6, с выходными сигналами дискриминаторов 3 потенциалов, логические значени  которых совнадают с

значени ми выходных сигналов контролируемой интегральной схемы. Если в некотором такте теста блок 7 обнаруживает неравенство значений хот  бы на одной паре одноименных выходов обеих схем, то этот факт фикеируетс  блоком 10 регистрации и индицируетс  соответствующей лампой этого блока как неправильное функционирование контролируемой схемы (логическа  неисправность). Если в каком-либо такте дискриминаторы 3

обнаруживают отклонение нотенциала на каком-нибудь выходе к:оптролпруемой интегральной схемы, то блок 10 ф1 ксирует и индицирует параметрическую неисправность схемы.

Проверка качества тестов дл  цнфровых объектов с пснользованием устройства дл  контрол  неиснравпостей интегральных схем может выполн тьс  двум  снособамп.

Первый них нредпазначен дл  того слу4i r ,, когда нрн KOHipo.ie объекта с помони,ю 1(|)1бпанных i-CCTOt ДОСТУПНЫМИ д.ч  наблюдени   вл ютс  все выходы его интегральных схем (например, и с.лучае контрол  объекта с ПОМОН1ЫО да1П101о устройства). Проверка

1-еста ,ест1;,1 етс  на .побом заведомо псправ1 ом образце обьекта, а данное устройство обеснечи: ает дтоде,1пр;) поведени  его пптсгр;к:пл1ых схем при паличин неисправностей н сра 5нение выходных снгналов выбранной нпте1ральпой схемы объекта п схемымодели .

Фупкцпп схемы-модели дл  выбранно); интегральной схемы объекта, неиснравностн которой нмитируютс  с помощью данного устройства , выполн ет однотипна  ей эталонпа  схема 5 вместе с входпыми и выходными вентил ми 4, 6. Например, дл  имитации ненсправности Tinia «обрыв входа, с помощью cooiiiCTCTBXMOHiero входного вептнл  этот вход

схемы 5 отключаетс  от управл юн1его им раз15 зываюн1его уснлнтел . Если имитируетс  неиснравность тппа «неизменное значение «1 или «О выхода, то соответствуюи1ий выходной вептнль отключает этот выход схемы

5 от нхода блока 7 сравпепи  О и задает иа

этом входе фиксированное значение «I и «О.

Использование устройства дл  контрол  неисправностей интегральных схем при проверке качества тестов рассматриваемым способом отличаетс  от его использовани  при контроле объектов только тем, что перед запуском генератора тестов производитс  имитаци  неисправности. Дл  этого счетчик 8 приводитс  с помощью органов ручного управлени  в определенное (ненулевое) состо ние , соответствуюш,ее заданной неисправности . Это состо ние индицируетс  блоком 10 регистрации как номер неисправности. Затем после запуска теста устройство работает также, как и при контроле интегральных схем. Факт обнаружени  блоком 7 неравенства сравниваемых им сигналов и соответствуюш,а  ему индикаци  интерпретируетс  в этом случае как положительный результат проверки теста на заданной неисправности , свидетельствующей о способности теста обнаруживать эту неисправность.

Второй способ проверки качества тестов предполагает, что при контроле объекта с помощью выбранных тестов доступными дл  наблюдени   вл ютс  только выходы самого объекта. В этом случае при проверке тестов используетс  специальный образец объекта, в котором кажда  интегральна  схема имеет разъемное соединение с монтажом.

Дл  моделировани  неисправностей какойлибо интегральной схемы объекта эта схема вынимаетс  из разъема и вместо нее к этому разъему подключаетс  блок контактировани . В устройстве устанавливаетс  эталонна  интегральна  схема 5, однотипна  той схеме объекта, которую замен ет данное устройство . Плата, на которой размещаетс  эталонпа  схема, в данном случае содержит также перемычки, обеспечивающие соединение выходов вентилей 6 через блок 1 контактировани  с теми контактами разъема интегральной схемы объекта, которые соответствуют выходам этой схемы. В результате входы и выходы эталонной схемы 5 оказываютс  нодключенными к разъему точно таким же образом, как это имело место у замененной устройством интегральной схемы. Отличие заключаетс  лищь в том, что входы схемы 5 соедин ютс  с разъемом через вентили 4, а выходы - через вентили 6. Такое включение схемы 5 позвол ет обеспечить имитацию ее неисправностей непосредственно в объекте.

Само устройство работает точно также, как и при предыдущем способе проверки качества тестов. Однако поскольку в данном способе факт обнаружени  (или необнаружени ) исследуемым тестом имитируемой неисправности устанавливаетс  путем сравнени  с эталоном выходных сигналов всего объекта, а ПС моделируемой интегральной схемы, лействие блоков 7 сравнени  блокируетс  с помощью соответствующих перемычек сменной платы с эталонной схемой (например соединением входов дискриминаторов 3 и выходов вентилей 6 таким образом, чтобы получить результат «равно при любых наборах сигналов на выходах этих вентилей).

Преимуществом данного устройства по сравнению с другими аналогичными устройствами  вл етс  возможность не только контрол  интегральных схем, установленных в различных цифровых объектах, но и моделировани  неисправностей этих схем.

Придание данному устройству функции моделировани  неисправностей интегральных

схем позвол ет использовать дл  проверки качества тестов любую известную аппаратуру тестового контрол  цифровых объектов, способную задавать тесты на входы объекта (нанример, программпоуправл емые системы

контрол ), хот  эта аппаратура не предназначена дл  этих целей. В результате устройство создает новую область нр 1менени  данной аппаратуры.

25

Claims (5)

1.Патент США № 3821645, кл. 324-73. 1973 г.

2.Патент США №. 3833853, кл. 324-73, 1973 г.

3.За вка Франции Л 2165733, кл. G 01R 31/00, 1973 г.;

4. «Электроника пер. с англ. N° 23, 1973, стр. 29-36.

5. За вка ФРГ Л 2228852, кл. 21е 31/28 (прототип), 1973 г.