SU525088A1 - Устройство дл сложени - Google Patents
Устройство дл сложениInfo
- Publication number
- SU525088A1 SU525088A1 SU2047148A SU2047148A SU525088A1 SU 525088 A1 SU525088 A1 SU 525088A1 SU 2047148 A SU2047148 A SU 2047148A SU 2047148 A SU2047148 A SU 2047148A SU 525088 A1 SU525088 A1 SU 525088A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- trigger
- correction
- register
- output
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ
Изобретен1.е относитс к вычислительной технике и может использоватьс в цифровых вычислительных устройствах, обладаюших улучшенными потсазател ми надежности и быстродействи .
Известны быстродействующие устройства дл сложени чисел, в которых дл повышени надежности используетс дублирование переносов и двойна логика 1 . Недостатком известного устройства вл - етс отсутствие контрол исходной информации .
Наиболее близким но технической сущности к данному изобретению вл етс устройство дл сложени , содержащее регистр первого числа, триггер четности, сумматор, перва группа входов которого подключена к выходам регистра первого числа, триггер переполнени , регистр второго числа, выходы которого подключены ко второй группе входов сумматора, выходы которого подключены ко входам регистра первого числа 2 Недостатком такого устройства вл етс низка степень надежности, обусловленна невозможностью полного контрол сборудовани в течение всего времени работы устройства.
Цель изобретени - повышение надежности работы устройства.
Это достигаетс тем, что оно содержит два элемента свертки, группу элементов И, П корректирующих элементов И, П поразр дных элементов коррекции, схему сравнени , два элемента И, элемент НЕ и триггер, причем выход регистра второго числа подключен ко входу первого элемента свертки и ко входам корректирующих элементов И, выход первого элемента сверки подключен к одному из входов схемы сравнени и ко входу триггера четности, вькоды регистра первого числа подключены к первым входам группы элементов И, ко вторым входам которой подключены выходы соответствующих поразр дных элементов коррекции, выходы группы элементов И подключены ко входам второго элемента свертки, выход которого подключен ко входу триггера, единичный выход которого подключен ко входу первого элемента И, ко второму входу которого подключен вы- ход схемы сравнени , а нулевой выход триггера подключен а первому входу втор го элемента И, второй вход которого чере элемент НЕ подключен к выходу схегЛЫ сравнени , выходы триггера переполнени , схемы сравнени , двух элементов И соединены с выходами устройства, выходы I -го и i +2-ГО корректирующих элемен тов И подключены ко входам i -го поразр дного элемента коррекции, где i lНа чертеже показана функциональна схема предлагаемого устройства дл сложе ни . Устройство содержит регистр втдрого числа 1, триггер четности 2, корректирую щие элементы И 3, поразр дные элементы коррекции 4, сумматор 5, элементы сверт 6. 7 , триггер переполнени 8, регистр 9 первого числа, группу элементов И 1О, схему сравнени 11, элементы И 12, 13, элемент НЕ 14, триггер 15. Устройство работает следующим образом На первом полутакте производитс запись первого числа А на регистр 1 вместе с разр дом четности. На втором лолутакте производитс перепись числа А в регист 9 первого числа. Одновременно элемент свертки б образует от числа А контрольный код, который сравниваетс с кодом, пр н тым на триггер четности 2. Результат, образованный схемой сравнени 11 выдает с на выход. Аналогично принимаетс и контролируетс второе число В. Результат контрол также формируетс на схеме срав нени 11. После того, как прин ты оба числа А и В, производитс процесс суммировани и з пись результата на регистр 1 вместо числ В. Вначале на сумматоре 5 образуетс сумма по модулю два АиВ:С А + В. Затем образуютс переносы по правилу: Р-С.Ь, ..,, С; - значение суммы ло модулю два а hi - цифры чисел А, В р. - перенос в i -и разр д. После этого производитс образование окончательного результата и запись в ре гистр 1, Контроль операции суммировани состоит в том, что по коду, записанному на регистре 1 к по коду первого числа, записанному на регистре 9 производитс с помощью элементов пор зр дной коррекции 4 и элемента свертки 7 коррекци результирующего признака четности триггера 2. Результат коррекции фиксируетс на триггере 15 От результата суммировани S элементом свертки 6 образуетс контрольный код, который на схеме 11 сравниваетс с контрольным кодом, оставшимс от второго числа на триггере 2. Результат сравнени в пр мом виде подаетс на вход одного из элементов И 12., а инверси его - на вход второго элемента И 13, Если коррекци отсутствует (триггер 15 находитс в нуле), то схема сравнени не срабатывает и на ее выходе присутствует низкий потенциал, что приводит к срабатыванию первого элемента И 12. Если коррекци есть, то триггер 15 находитс в единице, инвертированный выход схемы сравнени имеет 1, вследствие чего срабатывает второй элемент Таким образом, при правильном суммировании на выходах элементов 12 и 13 должны быть комбинации сигналов О1 либо Ю. Наличие сигнала 1 на триггере переполнени 8 также вл етс признаком ощибки. Процесс коррекции реализуетс следующим образом. Если к 8-разр дному коду числа В с признаком четности Г прибавить число 2, , , то признак четности не мен етс только при следующих комбинаци х кодов, представл ющих В. 1 0) (2,3y5e7S, j. l, |j 25V23ijFv2,by56T, j.a,Vj siJVS 56 , i 5, }, (4 56V56Tg , j,6, где цифры означают номера разр дов. Каждый i -и элемент поразр щной коррекции реализует одно из приведенных выражений, причем общие члены могут использоватьс сразу в нескольких схемах коррекции. При срабатывании элементов коррекции на их выходах по вл етс низкий потенциал, соответствующий 1, Четность числа коррекций подсчитываетс только дл тех схем коррекции, которым соответствует единица на соответствующей позиции в записи числа на регистре 9 первого числа. Дл этого выход i. -ого элемента поразр дной коррекции подаетс на вход I -ого элемента И Ю, а вьосоды группы элементов И Ю подаютс на вход элемента свертки 7. Таким образом, за врем вьшолнени операции сложени (суммирование по модулю двух операндов А и В, образование
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2047148A SU525088A1 (ru) | 1974-07-29 | 1974-07-29 | Устройство дл сложени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2047148A SU525088A1 (ru) | 1974-07-29 | 1974-07-29 | Устройство дл сложени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU525088A1 true SU525088A1 (ru) | 1976-08-15 |
Family
ID=20592012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2047148A SU525088A1 (ru) | 1974-07-29 | 1974-07-29 | Устройство дл сложени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU525088A1 (ru) |
-
1974
- 1974-07-29 SU SU2047148A patent/SU525088A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0728227B2 (ja) | Bch符号の復号装置 | |
SU525088A1 (ru) | Устройство дл сложени | |
SU364032A1 (ru) | Устройство для исправления ошибок при итеративном кодировании | |
SU401994A1 (ru) | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ МИНОРАНТ ДВОИЧНЫХ КОДОВ | |
SU1716609A1 (ru) | Кодирующее устройство кода Рида-Соломона | |
SU427331A1 (ru) | Цифровой интегратор с контролем | |
SU429423A1 (ru) | Арифметическое устройство | |
SU391560A1 (ru) | Устройство для возведения в квадрат | |
SU547766A1 (ru) | Устройство дл делени | |
SU470927A1 (ru) | Устройство мажоритарного декотировани при трехкратном повторении дискретной информации | |
GB1444288A (en) | Error correction | |
SU415660A1 (ru) | ||
SU139150A1 (ru) | Устройство дл различени чисел по модулю | |
SU424142A1 (ru) | Устройство сравнения двух чисел в цифровом коде | |
SU450164A1 (ru) | Сумматор | |
SU651479A2 (ru) | Устройство исправлени стираний | |
SU1109924A1 (ru) | Декодер укороченного кода Хэмминга | |
SU434406A1 (ru) | Вычислительное устройство | |
SU1162053A1 (ru) | Устройство дл исправлени одиночных и обнаружени многократных ошибок | |
SU482739A1 (ru) | Накапливающий сумматор | |
SU746528A1 (ru) | Устройство дл исправлени ошибок при итеративном кодировании | |
SU781811A2 (ru) | Устройство дл параллельного счета количества единиц (нулей) в двоичном числе | |
SU1283749A2 (ru) | Устройство дл уплотнени @ -разр дного двоичного кода | |
SU620972A1 (ru) | Устройство сдвига влево на р разр дов дл ( ) кодов рида-маллера | |
SU568051A1 (ru) | Устройство дл возведени в квадрат |