SU481042A1 - Устройство дл решени систем линейных алгебраических уравнений - Google Patents

Description

Изобретение отноеите  к вычиелительно технике и может быть применено при модел ровании сложных систем, дл  решени  систем линейных алгебраических уравнений, дл  построени  оптимизаторов.

Известны специализированные вычислительные устройства дл  решени  систем линейных алгебраических уравнений, реализующие метод решени  соответствующих дифференциальных уравнений и состо щие из набора цнфровых интеграторов. Дл  решени  системы из п уравнений с (дг-j--)-) членом в каждом необходимо иметь («+ + 1) цифровых интеграторов .

Целью изобретени   вл етс  упрощение устройства и увеличенпе его надежности дл  решени  систем линейных алгебраических уравнений высоких пор дков.

Указанна  цель достигаетс  тем, что предложенное устройство содержит веро тностноимпульсиьп преобразователь, подключенную к его выходам множительно-суммирующую матрицу и подключенный к выходу генератора тактовых импульсов генератор случайных двоичных чисел, выход которого соединен со вторы.ми входами интеграторов и с одним входом веро тностно-импульсного преобразовател , другие входы которого через соответствующие вентили подключены к выходу блока управлени , третьи входы интеграторов соедииепы с выходами множительно-суммирующей матрицы, другие входы которой подключены соответственно к выходам интеграторов и к выходу генератора случайных двоичных чисел.

Ма чертеже приведена блок-схема предложенного устройства.

Предложенное ycTpoiiCTBo содержит генератор 1 тактовых имнульсов, многоканальный генератор 2 случайных двоичных чисел, подключенный к выходу генератора тактовых имнульсов, веро тностно-нмнульсный преобразователь коэффициентов 3, состо щий и:; регистра двоичного кода коэффициента а// и поразр дных схем еравнени  (на чертеже не показаны), св занных входами с указанными выше регистрами и блоком 2; множительносу .ммнрующую матрицу 4, подключенную к выходам генератора 2 случайных двоичных чисел и веро тиостно-нмпульсного преобразовател  3, веро тностные интеграторы 5, 6 и 7, каждый из которых состоит из реверсивного счетчика и поразр дных схем сравнени  (на чертеже не показаны), входы счетчиков подключены к выходам множнтельно-су.ммируюH-ieii .матрицы 4, входы схе.м сравнени  - к параллельпым выходам счетчиков и генератора 2, а их выходы - к выходам множительно суммнрующей .матрицы; блок управлени  8, подключенный к генератору 1 тактовых

1:йИ1ульсив. iia Чертеже показана св зь илика управлени  Ь с вентил ми У-1/ нрисма и выдачи ко,1,ив в случае раооты yerpoueina совместно с ЦЬМ.

13 основе раооты устройства лежи );зиестныи метод итерации, ири котором при .заданных начальных реше11и х системы ведетс  поиск корней нутем 11оеледовател1Л1ых ириолижеиии .

Раоота устройства иачинатс  с тайней ко ффициенто) аи, «12... oiij через )ентилл о, iu н 1/ в региетры веро тноетно-11Л)а} Л 1;но; о ареооразовател  коэффициентов 3, i, эг-. этг-в реверсивные счетчики вери тиостиь.л интетраторов о, о и / через вентили 9, i 1 и 13. 11осле заиуска генератора / случаннь.л цВоичных 4Hceji нроисходит иреооразование коэффициентов аи, ai2,... а;, pi, 32... п i статистические поеледовательноети импульсов, которые иодаютс  на вход .ительио-еуммирующеи матрицы. Множенне веро тностНЫХ ИМИуЛЬСИЫХ НОТОКОВ производитс  Л01Ическими схемами «И, сложение-«i-Lll-i. Iia выходах множителыю-суммнруюш.ей матрицы 4 получаютс  случайные последовательности импульсов, веро тности по влени  которых равны новым значени м корней л-и которые оцениваште  веро тностными иптетраторамн о, b и 7. Система придет в дииамическое равновесие, когда в реверсивных счетчиках веро тностных инте раторов 5, 6 и 7 установ те  коды, соответствуюнхне penieни м данной системы уравненци. Через вентили 10, 12 н 14 коды корней описываютс  в тшфровой вычислительной матпине ЦВМ по еиг11алам блока унравлени  В.

Веледствие того, что вычислительные операции производ тс  со статическими потоками нмпульсов, случа1Ц1ые сбои не оказывают вли ни  па работу устройства. Врем  решени  зависит только от требуемой точности определени  Kopneii п тактовой частоты.

Экономи  оборудовани  достигаетс  за счет простоты веро тностно-имцульс1Ц)х вычислительных схем, составл ющих множительно-суммнрующую матрицу 4.

Б 1 звестном устройстве на цифровых интетраторах основные затраты оборудовани  ев заны с набором интеграторов дл  выполнени  умножени  матрицы коэффициентов

на разр д приближенных корней.

При п 30 н 10-разр дных сумматорах необходимо нметь около 27000 корпусов микросхем типа «о()гнка-2 (из учета 3 корпуса на разр д).

В предлагаемом устройстве дл  реализации ,множительно-суммируюп1,ей матрипы, состо meii из 900 схем «И на три входа ц 120 схем «ИЛИ на восемь входов, потребуетс  около 400 корпусов. Наибольшие затраты оборудованн  ев заны со 930 10-разр дными схе.мами сравнени , дл  которых потребуетс  около 14000 корпусов (из учета 1,5 корпуса па 1)а:5р д). Таким образом, оборудовани  в нредла1-асмом устройстве почти в 2 раза

ме;1ь;пе, чем в известно:..

11 } ( .4 м е т I: 3 о б j) е т е ц и  

icTpoiiCTBo ДьТ  решени  енстем линейных ал:-еб1)аических ура 5пений, еодержаш,нх геператор тактовых нмпульсов, выход которого соедипен со входо.м блока управлени , под )х;1юченного выхода. через соответствующие вентили к 1 ервы: 1 1 ходам интеграторов, отл II ч а ю :ii е е с   тем, что, с це.тью упрогцени 

ycTpoiicTBa li увелнпепп  падежноети его jiauoTb;, оно с.;)держн: веро тностно-имнульсиын п зеобра.овате,ть п подключенную к его выходам .множителвно-суммируюитую матрицу п пол.клк)чениы11 к выход генератора

тактов1э1х пмпу.тьеов генератор елучайных двончных чисел, выход которого соединен со |5торымн входами пнтеграторов п с одним вхо .;ом веро тностпо-и.мпульспого преобразовател , 15хо..ь; Koicpoio через еоответствующие вентпли нодключепы к выходу блока упpaikicHiiH , т)етьи входы интеграторов соедипе1П ,1 с tU3ixo;;aMi; мп(;жительно-суммпрующе матрицы, д)тпе входы KOTOpoii подключены соот;.егственн() к выходам интеграторов п к

Hijixo.i.y ieiie;)aTopa с..тучайпых двоичных чи