SU469969A1 - Устройство управлени умножением двоично-дес тичных чисел - Google Patents

Description

ферного регистра, а выход второй схемы совпадени  св зан с третьи1М входом схемы двоично-дес тичного сложени .

На фиг. 1 изображена схема устройства; на фиг. 2 - временное расположение информации в динамическом накопителе в режимах синхронизации 1 и 2 (а и б - соответственно).

Работа предлагаемого устройства управлени  умножением двоично-дес тичных чисел отличаетс  от работы известных устройств в части управлени  формированием текущего значени  частичного произведени .

Динамический накопитель циркул циопного типа 1 содержит информацию, разделенную на пакеты таким образом, что первые разр ды всех операционных регистров образуют первую зону, вторые разр ды этих же регистров - вторую зону и т. д. (фиг. 2), и служит дл  хранени  содержимых регистров множимого , множител  и результата. Буферный регистр 2 имеет емкость одной дес тичной цифры , его назначение - задержка цифры множимого (первого операнда) при выполнении микрооперации двоично-дес тичного сложени , а также выполнение сдвига влево содержимого одного из регистров динамического накопител . Схема двоично-дес тичного сложени  (совместно с буферным регистром) 3 нужна дл  выполнени  микрооперации двоичного суммировани  дес тичной .коррекции и запоминани  текущего дес тичного переноса, схема переадресации 4 - дл  изменени  режима синхронизации и управлени  входом в схему двоично-дес тичного сложени , схема синхронизации 5 - дл  формировани  синхропотенциалов , соответствующих прин тому в накопителе расположению операционных регистров , а также дл  формировани  вспомогательных сигналов управлени .

Перва  схема «И 6 служит дл  обнаружени  дес тичного переноса из д в (п+ 1) разр д частичного произведени , втора  схема «И 7 - дл  управлени  прохождением информации со сдвигового регистра на вход схемы двоично-дес тичного сложени .

Структура расположени  операционных регистров в динамическом накопителе и соответствующие этим регистрам потенциалы считывани /записи , приведенные на фиг. 2, прин ты в отечественных ЭКВМ «Искра-12 и «Искра-ИМ.

В соответствии с прин тым расположением регистров в исходном положении множимое расположено в регистре 8, множитель в регистре 10, регистр 9 образует вместе с регистром 10 регистр частичных произведений.

Алгоритм умножени , обычно прин тый в устройствах, построенных на базе динамического накопител , ввиду простоты организации сдвига информации влево, основан на методе умножени  со старших разр дов множител . Этот алгоритм предполагает получение полного 2п-разр дного произведени . При этом формирование текущего частичного произведени  требует, вообще говор , двух циклов динамического накопител ;

-в первом цикле происходит сложение содержимого регистра множимого с младщей

5 частью регистра произведени ;

-во втором - прибавление единицы переноса к старщей части 2/г-разр дного регистра частичных произведений. Старщие разр ды этого регистра (с п + 1 разр да по 2/г-раз0 р да) последовательно занимают младшие разр ды регистра множител  по мере их освобождени  при сдвигах влево регистра множител . Работа устройства умножени  двух чисел.

5 В начальном положении множимое находитс  в регистре 8, множитель в регистре 10.

Умножение начинаетс  со сдвига влево содержимого регистра 9 (регистр результата) и содержимого регистра 10 (регистра множи0 тел ). Сдвиги продолжаютс  до тех пор, пока в старшем разр де регистра 10 не окажетс  перва  цифра множител , отлична  от нул . Затем включаетс  микроопераци  сложени  содержимых регистров 8 и 9 А + В ( накопление частичного произведени ) с вычитанием единицы из старшей цифры множител , котора  выполн етс  в режиме синхронизации 1 (см. фиг. 2,а), т. е. в режиме, в течение которого устройство синхронизации вырабатывает последовательность синхроимпульсов чтени  записи, соответствующую истинным адресам информации в динамическом накопителе . Микроопераци  А + В повтор етс  до тех пор, пока содержимое старшего разр да

5 множител  не станет равным нулю. Далее производитс  сдвиг множител  и частичного произведени  влево до попадани  следующей значащей цифры множител  в старщий разр д .

При выполнении микрооперации А + В может возникнуть дес тичный перенос из старшего разр да регистра 9, который надо передать в младший разр д регистра 10, т. е. из п-то разр да частичного произведени  в

5 (tt+1)-ый разр д.

По вление сигнала переноса из п-го разр да в (/г+1)-ый разр д фиксируетс  первой схемой «И 6 и запоминаетс  схемой переадресации 4. Выполнение следующей микрооперации А+В происходит в режиме синхронизации 2, но уже над регистрами 9 и 10.

Отличие выполнени  микрооперации А + Ь в режиме синхронизации 2 (см. фиг. 2,6) заключаетс  в блокировании через вторую схему

5 «И 7 подачи содержимого буферного регистра 2 на вход схемы двоично-дес тичного сложени  3. Это необходимо дл  того, чтобы запретить подачу содержимого регистра 9 на вход схемы двоично-дес тичного сложени  3

0 во врем  прибавлени  единицы переноса из п-го разр да регистра 9 в первый разр д регистра 10.

Таким образом, формирование 2п-разр дного частичного произведепи  происходит одной

схемой управлени , но в разных режимах

синхронизации, определ емых последовательностью синхроимпульсов чтени /записи.

Предмет изобретени 

Устройство управлени  умножением двоично-дес тичных чисел, содержащее динамический накопитель циркул ционного типа, выход которого соединен с первыми входами буферного регистра и двоично-дес тичного сумматора , первый выход которого подключен к первому входу динамического накопител , второй вход которого св зан с первым выходом схемы синхронизации и вторыми входами буферного регистра и схемы двоично-дес тичного сложени , отличающеес  тем, что, с целью упрощени , оно содержит схему переадресации , первый выход которой соединен с входом схемы синхронизации, вход - с выходом первой двухвходовой схемы совпадени , подключенной входами соответственно ко второму выходу схемы синхронизации и ко второму выходу схемы двоично-дес тичного сложени , а второй выход схемы переадресации - к первому входу второй схемы совпадени , второй вход которой соединен с выходом буферного регистра, а выход второй схемы совпадени  св зан с третьим входом схемы двоично-дес тичного сложени .

W

УПТтзГг /2 оI i;),

а

.,Ji27 /г