SU432599A1 - Запол1инающее устройство - Google Patents

Description

Область .применени  предлагаемого устройства - цифровые системы обработки информации с последовательным вводом и выводом информации. Известны / -разр дные запоминающие устройства (ЗУ) с последовательным вводом-выводом информации, содержащие формирователи стробов адреса, и считывани , формирователи записи и считывани , в которых дл  сокращени  объема оборудовани  используетс  один общий дл  всех разр дов блок выделени  информации из считанных сигнаВ таких ЗУ информади  при считывании преобразуетс  из параллельной формы в последовательную с помощью линий задержек (ЛЗ), включенных на выходах каждой из R щин считывани . При этом врем  задержки каждой последующей ЛЗ нарастает линейно от разр да к разр ду, обеспечива  тем самым Бозмохчкость обслуживани  всех R рабочих разр дов одним блоком выделени  информации в режиме разделени  времени. Однако подобным ЗУ авойствены такие недостатк и , как зависимость максимального времени задержки ЛЗ от количества разр дов и необходимость использовани  ЛЗ с малым коэффициентом затухани  и щирокой полосой пропускани , что усложн ет конструкцию многоразр дных ЗУ. С целью упрощени  запоминаюпхсго устройства с одним общим блоко.м выделсни/ информации в него дополнительно введены рапределитель илтульсов, триггер, элемент «П, Коммутационные схемы и ключевые схемы . Причем входна  щина «Обращение соединена со входом установки в исходное со сто ние расп 1еделптел  и входом установки в «1 триггера. Входна  тактова  щина соединена со входом распределител  и через элемент «И, другой вход которого подключен к выходу триггера, - со входами формирователей стробов адреса, записи и считывани . Выходы распределител  соединены с управл ющими входами соответствующих коммутационных схем и с управл ющими входами ключевых схем. Шина «Вход информаци устройства подключена ко входу фор.мироватсл  записи, выход которого соедпнсп с сигнал;ными входами ключевых схем. При этом ЯЛ с Линейно нарастающими временами задержки исключаютс  из ЗУ, а к каждому выбранномч адресу подаетс  не одно, как обычно, а R oGращений , где R - число рабочих разр дов ЗУ. Таким образом, воспроизведение хранимой информации так же, как и ее затгись, производитс  последовательно во времени, с 1-го и конча  R-bni рабочим разр дом. На чертеже приведена схема ЗУ, включающа  в себ  накопитель 1, блок синхронизацпп 2, содержащий распределитель импульсов 3, триггер 4, элемент «И 5, форм.ирователи стробов адреса, записи и считывани  соответственно 6, 7, 8; адресный блок управлени  9; блок записи 10, состо щий из одного общего разр дного формировател  заппсп // и R ключевых схем 12; блок считьгвани  13; содержащий j коммутационных схем 14 и один общий блок -выделени  информации 15.

Предлагаемое ЗУ работает следующим образом .

Импульс обращени  устанавливает распределитель 3 в исходное состо ние, а триггер 4 - в состо ние «1. При этом на управл ющем входе элемента «И 5 по вл етс  разрещающий иотенциал. Под действием тактовых импульсов распределитель 3 вырабаты вает сигналы, управл ющпе ключевыми и коммутационными схемами соответственио 12 и 14, а формирователи стробов 6, 7, 8 формируют соответствекно строб адреса и стробы записи пли считывани , в зависимости от выбранного режима работы ЗУ - ре оша «Запись или «Считывание. При этом ио каждому тактово-му имиульсу ироизводптси запись или считывание информации только в одном из рабочих разр дов. После тактового имиульса цикл записи или считывани  У рабочих разр дов закончен и ироизводитс  сброс триггера 4 в исходное состо ние, запрещающее работу блока синхронизации 2. После смены адреса подаетс  новый импульс обращени  и весь цикл работы ЗУ повтор етс .

Ввод информации осуществл етс  последовательным кодом непосредственно на вход

общего формировател  запггси //, а вывод - с выхода общего формировател  считызанл  15.

Объем оборудовани  предлагаемого ЗУ без ЛЗ существенно меньще, че.м у известных ЗУ этого типа с ЛЗ. Выигрыщ в объе.ме оборудовани  увеличиваетс  с ростом числа разр дов , так как сложность известных ЗУ с ЛЗ есть нелинейна  функци  количества рабочих разр дов.

Предмет изобретени 

Запоминающее устройство, содержащее накоиитель, формирователи стробов адреса, записи и считывани , формирователи записи и считывани , отличающеес  тем, что, с целью у|проп1енп  устройства, в него дололнптельно введенЕЯ распределитель импульсов, триггер, элемент «П, ком.мутациопиые схемы и ключевые схемы, причем входна  шина «Обращение соединена со входом установки в исходное состо ние распределител  и входом устаг повки в «Ь триггера, входна  тактова  шина соединена со входом распределител  и через элемент «И, другой вход которого иодключен к выходу триггера, - со входами формирователей стробов адреса, заппси п считыва ,ни , выходы распределител  соединены с управл ющими входами соответствующих коммутационных схем и с управл ющими входам ,и ключевых схем, плина «Вход информации устройства подключена ко входу форм 1розател  залиси, выход которого соединен с сигнальными входами ключевых .