SU432501A1 - Устройство для формирования сигналовопераций - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и предназначено дл  использовани  в ЦВМ, оперирующих с командами различных форматов, в которых характер необходимых действий указываетс  либо обычными полпоразр дными. либо пеполноразр дными относительными (с посто нной или переменной базой), либо неполноразр дными «усеченными кодами операций, либо, наконец , кодами конкретных цепочек последовательно выполн емых операций - обобщенными кодами операций.

Известны устройства, в которых в состав устройства дл  формировани  сигналов операций помимо регистра команд, регистра кода операции с дешифратором и коммутатора включают блок пам ти кодов операций (микроопераций ). Это позвол ет 01 ерироват.ь с командами, в которых указываетс  один начальный код операции, а коды последующих операций генерируютс  с помощью блока пам ти кодов операций. Однако такие устройства не могут генерировать коды операций с использованием иеполноразр дпых относительных или «усеченных кодов операций, а также кодов обобщенных цепочек операций. Использование форматов команд, содержащих несколько относительных или «усечгн1 ых кодов операций или обобщенных кодов операций увеличивает быстродействие и расп1ир ет

функциональные возможности ЦВМ за счет сокращени  суммарного времени обращени  за программной информацией нри одновременном новыщении информационной емкости последней .

С целью повыщени  быстродействи  и расп ирени  функциональных возможностей в устройство дл  формировани  сигналов операций введены дещифратор усеченного кода операции; дещифратор обобщенного кода операции; дешифратор длительности; регистр базового кода операции; сумматор; счетчик; формирователь кода операции и два блока св зи. Схема устройства представлена на чертел е.

В ее состав вход т: входы 1-8 и один выход 9; регистр команд 10, коммутатор 11, дешифратор усеченного кода операции 12, формирователь кода операции 13, сумматор 14, первый блок св зи 15, регистр базового кода операции

16, второй блок св зи 17, депшфратор обобщ ,енного кода операции 18, счетчик 19, дешифратор длительности 20, блок пам ти кодов операций 21, регистр кода операции 22, дешифратор кода операции 23.

На входы 1-8 подаютс  управл ющие сигналы , на выходе 9 устройством вырабатываетс  сигнал соответствующей операции.

Код очередной команды записан в регистре команд 10. Дл  выполнени  каждой конкретной операции устройство формирует соответствующий ей полноразр дный код онерации и записывает его на регистр 22. Этот код расшифровываетс  дешифратором 23 и в виде сигнала соответствующей операции подаетс  па выход 9 устройства. Формирование полиоразр дного кода операции на регистре кода операции 22 осуществл етс  по-разному.

Полноразр дные коды операций под воздействием управл ющих сигналов на входе 1 устройства с регистра комаид 10 через коммутатор 11 и сумматор 14 поступают через первый блок св зи 15 па регистр 22 под воздействием управл ющего сигнала на входе 6 устройства и на регистр базового кода операции 16 под воздействием управл ющего сигнала на входе 7 устройства.

Усеченные коды операций под воздействием управл ющих сигналов па входе 2 устройства с регистра команд 10 через коммутатор 11 поступают на дешифратор усеченного кода операции 12, нод воздействием сигналов на выходе которого формирователь кода операции 13 формирует полноразр дные коды соответствующих операций и заносит их в регистр кода операции 22.

Относительные коды операций под воздействием управл ющих сигналов на входе 3 устройства с регистра команд 10 через коммутатор 11 подаютс  на второй вход сумматора 14, на первый вход которого под воздействием управл ющего сигнала на входе 8 устройства с регистра базового кода операции 16 через второй блок св зи подаютс  базовые коды операций. Сформированный на выходе сумматора 14 полноразр дный код операции под воздействием управл ющего сигнала на входе 6 устройства через первый блок св зей 15 подаетс  на регистр 22. В случае переменной базы этот же код под воздействием управл ющего сигнала на входе 7 устройства с выхода сумматора 14 через первый блок св зи заноситс  в регистр базового кода операции 16.

Обобщенные коды операций под воздействием управл ющих сигналов на входе 4 устройства с регистра команд 10 через коммутатор 11 поступают на дещифратор обобщепного кода операции 18. Дешифратор 18 выдает управл ющий сигнал на первый вход блока пам ти кодов операций 21 и подготавливает его к выдаче на регистр 22 последовательности (цепочки) полноразр дных кодов операций. Одновременно этим унравл ющим сигналом , постунающим на первый вход счетчика 19, последний подготавливаетс  к счету до величины k, где k - число операций, зашифрованных обобщенным кодом операции. Содержимое счетчика 19 расшифровываетс  дешифратором длительности 20. Под воздействием сигнала на возбужденной шине дешифратора п,лительности 20, поступающего на второй вход блока пам ти кодов операций 21, и сигнала с выхода дешифратора обобщенного кода операции 18, поступающего на первый вход блока 21, последний выдает полноразр дный код операции на регистр кода операции 22.

По сигналу конца выполнени  этой операции , постунающему с входа 5 устройства, содержимое счетчика 19 измен етс , что вызывает возбуждение следующей шины на выходе дешифратора 20. Сигнал, по вившийс  на этой

возбужденной шине дешифратора длительности 20, обеспечивает выдачу следующего полноразр дного кода операции данной цепочки из блока 21 пам ти кодов операций на регистр 22 кода операции. Процесс повтор етс ,

пока на вход 5 устройства не поступит сигнал окончани  А-ой операции.

Предмет изобретени 

Устройство дл  формировани  сигналов операций , содержащее блок цам ти кодов операций , регистр команд, регистр кода операции, выход которого через дешифратор кода операции подключен к выходу устройства, коммутатор , отличающеес  тем, что, с целью повышени  быстродействи  и расширени  функциональных возможностей устройства, в него введены дешифратор усеченного кода операции , дешифратор обобщенного кода операции,

дешифратор длительности, регистр базового кода онерации, сумматор, счетчик, формирователь кода операции и два блока св зи, причем четыре входа устройства подключены к одноименным входам коммутатора, п тый вход которого соединен с выходом регистра команд, первый выход коммутатора через последовательно соединенные дещифратор усеченного кода операции и формирователь кода операции подключен к нервому входу регистра кода

онерации, второй вход которого соединен с нервым выходом нервого блока св зи, второй выход которого через последовательно соединенные регистр базового кода операции и второй блок св зи подключен к первому входу

сумматора, второй вход которого соединен со вторым выходом коммутатора, третий выход которого подключен ко входу дешифратора обобщенного кода операции, выход которого подключен к первому входу блока пам ти кодов операций и первому входу счетчика, второй вход которого соединен с п тым входом устройства, выход счетчика через дешифратор длительности подключен ко второму входу блока пам ти кодов операций, выход которого

подключен к третьему входу регистра кода операции, выход сумматора соединен с первым входом первого блока св зи, второй и третий входы которого подключены соответственно к шестому и седьмому входам устройства, восьмой вход которого подключен ко входу второго блока св зи.