SU423132A1 - DEVICE FOR CALCULATION AND CALCULATION - Google Patents
DEVICE FOR CALCULATION AND CALCULATIONInfo
- Publication number
- SU423132A1 SU423132A1 SU1721457A SU1721457A SU423132A1 SU 423132 A1 SU423132 A1 SU 423132A1 SU 1721457 A SU1721457 A SU 1721457A SU 1721457 A SU1721457 A SU 1721457A SU 423132 A1 SU423132 A1 SU 423132A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- resistors
- bit
- input
- summing
- calculation
- Prior art date
Links
Landscapes
- Amplifiers (AREA)
Description
1one
Изобретение относитс к вычислительной технике.The invention relates to computing.
Известно устройство дл суммировани и вычитани , содержащее решающий усилитель с резистором в цепи обратной св зи и резистором во входных цеп х. Недостатком известного устройства вл етс невысока точность.A device for summing and subtracting is known, which contains a decision amplifier with a resistor in the feedback circuit and a resistor in the input circuits. A disadvantage of the known device is low accuracy.
Предложенное устройство, содержащее усилители посто нного тока с резисторами в цепи обратной св зи и входных цеп х, отличаетс тем, что оно содержит блоки переноса, входы которых подключены ко входным резисторам предыдущего усилител посто нного тока, а выходы - к суммирующей точке предыдущего и последующего усилителей посто нного тока. Это позволило повысить точность вычислений.The proposed device containing DC amplifiers with resistors in the feedback circuit and input circuits is characterized in that it contains transfer units, the inputs of which are connected to the input resistors of the previous DC amplifier, and the outputs to the summing point of the previous and subsequent dc amplifiers. This made it possible to increase the accuracy of calculations.
Предложенное устройство дл суммировани и вычитани четырехразр дных переменных изображено на чертеже.The proposed device for summing and subtracting four-bit variables is shown in the figure.
Устройство состоит из усилителей посто нного тока 1-4 с резисторами 5-8 в цепи обратной св зи и входными резисторами 9-24, блоков переноса 25, 26, 27, подключенных выходами к суммирующим точкам усилителей посто нного тока, а входами - ко входным резисторам.The device consists of DC amplifiers 1-4 with resistors 5-8 in the feedback circuit and input resistors 9-24, transfer units 25, 26, 27 connected by outputs to the summing points of the DC amplifiers, and inputs to input resistors.
Устройство работает следующим образом.The device works as follows.
Машинные переменные {7i-Un, представленные соответственно разр дами UiiUizU s Ui4- иniUnzUnzUп и поступают на входы устройства: переменна Ui поразр дно - наMachine variables {7i-Un, represented respectively by bits UiiUizU s Ui4- and UnUnzUnzUп and are fed to the inputs of the device: the variable Ui is porazr bottom - on
входые резисторы 9, 13, 17, 21; переменна input resistors 9, 13, 17, 21; is variable
Ип поразр дно -на резисторы 12, 16, 20, 24.Ip porazr bottom resistors 12, 16, 20, 24.
Таким образом, каждый из сумматоровSo each of the adders
предназначен дл суммировани или вычитани одного из четырех разр дов. При переполнении в процессе суммировани четвертого младшего разр да сверх основани системы счислени блок переноса 27 в старший разр д формирует единицу, переноса в третий разр д (усилитель 3) и сигнал сброса четвертого разр да (усилитель 4) в нулевое состо ние . При повторном переполнении четвертого разр да процесс повтор етс .designed to add or subtract one of the four bits. When the fourth low-order bit overflows over the base of the number system, the transfer unit 27 to the high bit forms one, transfers to the third bit (amplifier 3), and the fourth-bit reset signal (amplifier 4) goes to zero. When the fourth bit overflows, the process repeats.
Аналогичные процессы проход т во втором и третьем разр дах. Следует отметить, что входные, переменные масштабируютс так, чтобы алгебраическа сумма на входе первого старшего разр да не превышала основани системы счислени .Similar processes take place in the second and third bits. It should be noted that the input variables are scaled so that the algebraic sum at the input of the first most significant bit does not exceed the base of the number system.
Аналогично строитс устройство дл суммировани и вычитани пт - разр дных пеоеменных .Similarly, a device for summing and subtracting pt - bit warps is constructed.
П ip е д м е т и з о б р е т е н и P ip e dmeT and z obrete n and
Устройство дл суммировани и вычитани , содержащее усилители посто нного тока с резисторами , отличающеес тем, что, с целью повышени точности, оно содержит блоки переноса, входы которых подключены ко входным резисторам предыдущего усилител посто нного тока, а выходы блоков переносаA device for summing and subtracting, containing DC amplifiers with resistors, characterized in that, in order to improve accuracy, it contains transfer units, the inputs of which are connected to the input resistors of the previous DC amplifier, and outputs of transfer units
соединены с суммирующей точкой предыдущего и последующего усилителей посто нного тока.connected to the summing point of the previous and subsequent dc amplifiers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU1721457A SU423132A1 (en) | 1971-12-09 | 1971-12-09 | DEVICE FOR CALCULATION AND CALCULATION |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU1721457A SU423132A1 (en) | 1971-12-09 | 1971-12-09 | DEVICE FOR CALCULATION AND CALCULATION |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU423132A1 true SU423132A1 (en) | 1974-04-05 |
Family
ID=20495188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU1721457A SU423132A1 (en) | 1971-12-09 | 1971-12-09 | DEVICE FOR CALCULATION AND CALCULATION |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU423132A1 (en) |
-
1971
- 1971-12-09 SU SU1721457A patent/SU423132A1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Yosida | A generalisation of a Malmquist's theorem | |
| GB1103383A (en) | Improvements in or relating to apparatus for performing arithmetic operations in digital computers | |
| SU423132A1 (en) | DEVICE FOR CALCULATION AND CALCULATION | |
| GB1049680A (en) | Digital divider | |
| JPS54159831A (en) | Adder and subtractor for numbers different in data length using counter circuit | |
| GB871477A (en) | Improvements in or relating to electric digital computers | |
| GB925392A (en) | Parallel coded digit adder | |
| SU470818A1 (en) | Device for extracting the root of the sum of squares | |
| GB1331410A (en) | Digital calculating apparatus for performing the cordic algo- rithm | |
| SU450164A1 (en) | Adder | |
| SU583431A1 (en) | Device for computing | |
| SU434406A1 (en) | COMPUTER DEVICE | |
| JPS5663649A (en) | Parallel multiplication apparatus | |
| SU922784A1 (en) | Device for multiplying electrical signals | |
| SU395849A1 (en) | POSSIBLE DEVICE.: '. L t | |
| SU570054A1 (en) | Divider | |
| SU432491A1 (en) | DEVICE FOR SOLVING ALGEBRAIC CONVENTIONS | |
| SU611208A1 (en) | Square root computing device | |
| SU556434A1 (en) | Multiplier | |
| SU429431A1 (en) | INTEGRATOR | |
| SU131911A1 (en) | Digital-analog automatic computing device | |
| SU470820A1 (en) | Functional converter | |
| SU800991A1 (en) | Device for subtracting from binary number of permanent code,equal to two | |
| SU710040A1 (en) | Devider | |
| SU435523A1 (en) | DEVICE DEVELOPMENT |