SU388257A1 - - Google Patents
Info
- Publication number
- SU388257A1 SU388257A1 SU1471751A SU1471751A SU388257A1 SU 388257 A1 SU388257 A1 SU 388257A1 SU 1471751 A SU1471751 A SU 1471751A SU 1471751 A SU1471751 A SU 1471751A SU 388257 A1 SU388257 A1 SU 388257A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- elements
- code
- compared
- bit
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
УСТРОЙСТВО дл СРАВНЕНИЯ двоичных ЧИСЕЛ
1
Изобретение относитс к автоматическим вычислительным устройствам дискретного типа , которые примен ютс в .различных област х автоматики .и приборостроени .
В общем случае задача сравнени двух чисел , или кодов, А к В включает в себ три частных случа : , или . На практике устройство сравнени чаще всего решает задачу определени услови А .
Устройства дл сравнени двух многоразр дных кодов известны, однако все они, как правило, требуют представлени сравниваемых кодов в пр мой и инверсной форме.
Цель изобретени - обеспечение сравнени двух многоразр дных чисел, когда сравниваемые числа представлены только пр мым -кодом, а также упрощение схемы устройства, повыщение ее надежности, обеспечение возможности реализации ее на выпускаемых промышленностью логических и функциональных элементах любой серии.
Цель достигаетс тем, что каждому разр ду сравниваемых чисел соответствует по два элемента «ИЛИ-НЕ (каждый одному из сравниваемых кодов), выход одного из которых через элемент «ИЛИ подключен к общей выходной шине, а выход другого - к входам тех из элементов «ИЛИ-НЕ младших разр дов , выходы которых подключены через диод к общей выходной шине. Сигнал от каждого из разр дов сравниваемых чисел поступает на вход соответствующего коду элемента «ИЛИ-НЕ непосредственно, а через диод - на выход другого элемента «ИЛИ-НЕ этого же разр да.
На фиг. 1 показана принципиальна электрическа схема соединени элементов дл сравнени знаков одного разр да сравниваемых чисел, на фиг. 2 - схема включени этих же элементов при сравнении двух многоразр дных чисел.
Схема дл сравнени знаков одного разр да сравниваемых чисел (фиг. 1) состоит из
двух логических элементов «ИЛИ-НЕ 1 и 2 на транзисторах Ti и TZ, каждый из которых соответствует одному из сравниваемых кодов. Входной сигнал t-ro разр да каждого из кодов Л и В поступает на вход соответствующего этому коду элемента «ИЛИ-НЕ непосредственно , а через диод Д1 (Д) - на выход элемента «ИЛИ-НЕ, соответствующего сравниваемому коду. Диоды в схеме подключены катодом к выходным клеммам элементов «ИЛИ-НЕ.
Все элементы «ИЛИ-НЕ работают одинаково . Если на входе элемента имеетс напр жение отрицательной пол рности, что соответствует единице в сравниваемом разр де
соот1вет1ствующего этаму элементу кода, то
потенциал его выходной клеммы практически равен нулю независимо от сигнала, поступающего на анод подключенного к ней диода. Если же на входе элемента напр жение отрицательной пол рности отсутствует (нуль в сравниваемом разр де), то потенциал выходной клеммы определ етс напр жением, приложенным к аноду подключенного к ней диода и практически равен этому напр жению.
Если сигналы, соответствующие сравниваемым разр дам двух кодов, обозначить соответственно через Ai и 5,, а сигналы на выходах соответствующих им элементов «ИЛИ- НЕ через J,- и У,, то работу схемы дл сравнени знаков одного разр да сравниваемых чисел можно иллюстрировать следующей таблицей истинных состо ний:
Таким образом, каждый из элементов «ИЛИ-НЕ различает условие (А{ iBi при перемене точек подключени сигналов сравниваемых кодов) ,и . Вс схема сравнени знаков одного разр да (фиг. 1) различает все частные случаи: (отрицательный потенциал на выходе г), (отрицательный потенциал на выходе Yi) и (Потенциалы на обеих выходных клеммах .равны нулю).
Тот факт, что на разных выходах схемы при разном состо нии сравниваемых величин потенциалы разные, а при равенстве величин они независимо от вида входных сигналов не мен ютс , позвол ет использовать .схему фиг. 1 как элементарную чейку дл создани устройств параллельного сравнени разр дов многоразр дных кодов. При этом один из выходов используют дл формировани сигнала результата сравнени ( или ), а другой - дл формировани сигнала преобладани старшего разр да над младшим.
Схема устройства дл сравнени двух двоичных чисел (в частности, четырехразр дных) показана на фиг. 2. Сравнение знаков всех разр дов сравниваемых чисел происходит одновременно , но результат сравнени определ етс результатом сравнени старших разр дов , а при их равенстве - более младших и т. д.
Устройство состоит из элементов «ИЛИ- НЕ 1-8, диодов Д, схемы «ИЛИ 9.
Один из выходов элементов «ИЛИ-НЕ каждой из схем сравнени знаков одного разр да через элемент «ИЛИ 9 подключен к общей выходной шине, а выход другого из элементов «ИЛИ-НЕ тех же схем - к входам всех тех элементов «ИЛИ-НЕ младщих разр дов , выходы которых через элемент «ИЛИ подключены к общей выходной шине. Все диоды в схеме своим катодом соединены с выходной клеммой соответствующего элемента «ИЛИ-НЕ.
При работе схемы все входные сигналы подаютс иа соответствующие входы одновременно , и сравнение их происходит параллельно во времени.
Если код А равен коду В, то на выходах всех элементов «ИЛИ-НЕ схемы имеетс ноль. Сигналы от старших сравниваемых разр дов к младшим не поступают, и, следовательно ,. схемы сравнени всех разр дов работают независимо одна от другой; напр жение на общей выходной клемме отсутствует. Если коды Л и jB не равны и А меньше Д а i-й разр д - старший разр д, в котором имеетс это неравенство, то на всех выходах
элементов «ИЛИ-НЕ разр дов старше i-ro напр жение равно нулю и на вход t-ro разр да со старших разр дов сигнал не поступает. Выходное напр жение на выходе Xi элемента «ИЛИ-НЕ, соответствующего коду Л в этом
разр де, также равно нулю, а на выходе У элемента «ИЛИ-НЕ, соответствующего коду В в этом разр де, имеетс сигнал в виде напр жени отрицательной пол рности. Этот сигнал поступает на входы всех элементов
«ИЛИ-НЕ младщих разр дов, соединенных с общей выходной шиной, в результате чего сигнал на их выходах также равен нулю независимо от состо ни знаков сравниваемых чисел в этих разр дах. В результате на общей
выходной шине устройства напр жение в этом случае отсутствует.
Если же код Л в i-м разр де не меньше, как в предыдущем случае, а больше кода В, то выходное напр жение на выходе А этогоразр да отрицательно и через элемент «ИЛИ У поступает на общую выходную шину устройства . На выходе Yi сигнал в этом случае отсутствует , поэтому если в (i-1)-м разр де код Л также больше кода В, то и от этого разр да на общую выходную шину поступает, отрицательное напр жение и т. д. В результате на общем выходе по вл етс отрицательное напр жение. Таким образом, при сравнении двух кодов на выходе предлагаемого устройства имеетс сигнал в виде напр жени отрицательной пол рности только в том случае, если КОД Л больше кода В. При равенстве этих кодов или в Случае, когда код Л меньше кода В, напр жение на выходе устройства
равно нулю.
Достоинством схемы вл етс работа всех ее элементов в ключевом режиме, что повышает ее надежность и исключает какие-либо операции настройки при монтаже.
Схема может быть легко собрана на логических элементах любой промышленной серии, например на элементах типа «Тропа, «Логика , «Спектр и т. д., а также может быть
выполнена на интегральных схемах.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1471751A SU388257A1 (ru) | 1970-07-27 | 1970-07-27 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1471751A SU388257A1 (ru) | 1970-07-27 | 1970-07-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU388257A1 true SU388257A1 (ru) | 1973-06-22 |
Family
ID=20456770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1471751A SU388257A1 (ru) | 1970-07-27 | 1970-07-27 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU388257A1 (ru) |
-
1970
- 1970-07-27 SU SU1471751A patent/SU388257A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4433372A (en) | Integrated logic MOS counter circuit | |
US3139540A (en) | Asynchronous binary counter register stage with flip-flop and gate utilizing plurality of interconnected nor circuits | |
US4109141A (en) | Counter output detector circuit | |
US3283131A (en) | Digital signal generator | |
US3253158A (en) | Multistable circuits employing plurality of predetermined-threshold circuit means | |
US3515901A (en) | Nand/nor circuit | |
SU388257A1 (ru) | ||
US3430071A (en) | Logic circuit | |
US4017830A (en) | Sheet comparing system and comparator adapted for said system | |
US4309629A (en) | MOS Transistor decoder circuit | |
US4451922A (en) | Transmission logic parity circuit | |
US4518872A (en) | MOS Transition detector for plural signal lines using non-overlapping complementary interrogation pulses | |
US4584567A (en) | Digital code detector circuits | |
US4803649A (en) | Modulo-2-adder for the logic-linking of three input signals | |
US3604944A (en) | Mosfet comparator circuit | |
US5157283A (en) | Tree decoder having two bit partitioning | |
US4454431A (en) | Semiconductor circuit with a circuit part controlled by a substrate bias | |
US3519845A (en) | Current mode exclusive-or invert circuit | |
US3243600A (en) | Computer circuit for use as a forward counter, a reverse counter or shift register | |
US3555249A (en) | Self-correcting shift counter | |
US3596108A (en) | Fet logic gate circuits | |
US3250921A (en) | Bistable electric device | |
GB1108861A (en) | Improvements in or relating to electronic circuits | |
GB932502A (en) | Number comparing systems | |
EP0302764B1 (en) | Circuit for comparing magnitudes of binary signals |