[go: up one dir, main page]

SU1716572A1 - Redundant memory - Google Patents

Redundant memory Download PDF

Info

Publication number
SU1716572A1
SU1716572A1 SU894771377A SU4771377A SU1716572A1 SU 1716572 A1 SU1716572 A1 SU 1716572A1 SU 894771377 A SU894771377 A SU 894771377A SU 4771377 A SU4771377 A SU 4771377A SU 1716572 A1 SU1716572 A1 SU 1716572A1
Authority
SU
USSR - Soviet Union
Prior art keywords
control
switch
inputs
output
outputs
Prior art date
Application number
SU894771377A
Other languages
Russian (ru)
Inventor
Олег Вячеславович Исаев
Андрей Анатольевич Асадчев
Original Assignee
Московский энергетический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский энергетический институт filed Critical Московский энергетический институт
Priority to SU894771377A priority Critical patent/SU1716572A1/en
Application granted granted Critical
Publication of SU1716572A1 publication Critical patent/SU1716572A1/en

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  систем пам ти повышенной надежности . Целью изобретени   вл етс  повышение достоверности диагностировани  резервированного запоминающего устройства за счет обеспечени  независимого тес- тировани  всех элементов системы. Устройство содержит дешифратор 1. первый 2 и второй 3 модули пам ти, блок управлени  4 коммутатором, коммутатор 5, первый б и второй 7 блоки контрол . Цель изобретени  достигаетс  тем, что в схему резервированного запоминающего устройства ввод тс  дешифратор и блок управлени  коммутатором, с помощью которых становитс  возможным раздельное тестирование каждого из модулей пам ти, а также проверка встроенных блоков контрол . 2 ил., 1 табл,The invention relates to computing and can be used to build memory systems of increased reliability. The aim of the invention is to increase the reliability of diagnosing a backup storage device by providing independent testing of all elements of the system. The device contains a decoder 1. the first 2 and second 3 memory modules, the control unit 4 by the switch, the switch 5, the first b and the second 7 control units. The purpose of the invention is achieved in that a descrambler and a switch control unit are inserted into the redundant storage device circuit, with the help of which it becomes possible to test each of the memory modules separately, as well as to check the embedded control units. 2 Il., 1 tabl,

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  систем пам ти повышенной надежности .The invention relates to computing and can be used to build memory systems of increased reliability.

Известно устройство, содержащее два модул  пам ти, дешифратор и два элемента. 2 И 1. Запись информации производитс  одновременно в оба модул  пам ти, что обеспечивает идентичность хранимой в них информации. Считываетс  информаци  только из одного модул  пам ти. При ее отказе считывание производитс  из второго модул  пам ти. Недостатком устройства  вл етс  отсутствие встроенных средств контрол , что требует дополнительного времени на проверку истинности считанной информации и переключени  на другой модуль пам ти в случае вы влени  ошибки.A device is known comprising two memory modules, a decoder and two elements. 2 and 1. Information is recorded simultaneously in both memory modules, which ensures that the information stored in them is identical. Information from only one memory module is read. If it fails, it reads from the second memory module. The drawback of the device is the lack of built-in monitoring tools, which requires additional time to check the truth of the read information and switch to another memory module in case of an error.

Наиболее близким к предложенному устройству  вл етс  устройство, содержащее два модул  пам ти, блоки контрол , коммутатор , входные шины, выходные шины, выходную шину сигнала ошибки, причем выходы модулей пам ти соединены с выходной шиной через коммутатор, управл емый блоками контрол  2.The closest to the proposed device is a device comprising two memory modules, control units, a switch, input buses, output buses, an error signal output bus, and the outputs of the memory modules are connected to the output bus through a switch controlled by control units 2.

В указанном устройстве осуществл етс  запись входной информации в оба модул  пам ти параллельно. Считывание производитс  с выхода одного из модулей пам ти через коммутатор. В случае обнаружени  блоком контрол  ошибки в данном модуле пам ти коммутатор переключает выходную шину на второй накопитель, а на выходной шине сигнала ошибки по вл етс  соответствующий сигнал.In this device, the input information is recorded in both memory modules in parallel. The readout is performed from the output of one of the memory modules through the switch. If the control unit detects an error in the memory module, the switch switches the output bus to the second drive, and a corresponding signal appears on the error signal output bus.

О (Я 41Oh (I'm 41

гоgo

Недостатком этого устройства  вл етс  то, что при возникновении отказа локализаци  неисправности в нем затруднена вследствие невозможности раздельной проверки модулей пам ти, а также невозможности проверки средств контрол .A disadvantage of this device is that in the event of a failure, localization of a malfunction in it is difficult due to the impossibility of separate verification of the memory modules, as well as the impossibility of verifying the means of control.

Целью изобретени   вл етс  повышение достоверности диагностировани  резервированного запоминающего устройства за счет обеспечени  независимого тестировани  всех элементов системы.The aim of the invention is to increase the reliability of diagnosing a backup storage device by providing independent testing of all elements of the system.

Указанна  цель достигаетс  тем, что в устройство, содержащее первый и второй модули пам ти, входы адреса, данных и управлени  записью - чтением которых соеди- нены соответственно с общими дл  них входными шинами адреса, данных и управлени  записью-чтением, информационные выходы первого и второго модулей пам ти  вл ютс  входами соответственно первого и второго блоков контрол  и соответственно первым и вторым информационными входами коммутатора, выходом которого  вл етс  выходна  информационна  шина, введены дешифратор и блок управлени  коммутацией, причем первый и второй входы дешифратора соединены соответственно с первым и вторым выходами шины управлени  режимами работы устройства, первый, второй и третий выходы дешифратора  вл ютс  соответственно первым, вторым и третьим входами блока управлени  коммутатором, четвертый выход дешифратора соединен со входами управлени  блоков контрол , выходы которых соединены с четвертым и п тым входами блока управлени  коммутацией, первый и второй выходы которого  вл ютс  управл ющими входами коммутатора, третий выход блока управлени  коммутатором  вл етс  выходом сигнала ошибки устройства,This goal is achieved by the fact that the device containing the first and second memory modules, the inputs of the address, data and write control are read which are connected respectively to the common input address and data buses and write-read control, information outputs of the first and The second memory modules are the inputs of the first and second control units, respectively, and the first and second information inputs of the switch, the output of which is the output information bus, respectively, the decoder and the control unit are entered switching, the first and second inputs of the decoder are connected respectively to the first and second outputs of the device control mode bus; the first, second and third outputs of the decoder are respectively the first, second and third inputs of the control unit of the switch, the fourth output of the decoder is connected to the control inputs of the control units The outputs of which are connected to the fourth and fifth inputs of the switching control unit, the first and second outputs of which are the control inputs of the switch, the third output of the unit switch control is the output of a device error signal,

Сопоставительный анализ с прототипом показывает, что данное устройство отличаетс  наличием новых блоков: дешифратора и блока управлени  коммутатором и их св з ми с остальными элементами схемы. Таким образом, данное устройство соответствует критерию новизна.A comparative analysis with the prototype shows that this device is distinguished by the presence of new units: a decoder and a switch control unit and their connections with the rest of the circuit elements. Thus, this device meets the criterion of novelty.

Сравнение за вл емого решени  с другими техническими решени ми показывает, что предложенное устройство обладает новым техническим свойством, заключающимс  в повышении достоверности диагностировани  резервированного запоминающего устройства за счет раздельной проверки накопителей и средств самоконтрол . Следовательно, данное техническое решение соответствует критерию существенные отличи .A comparison of the proposed solution with other technical solutions shows that the proposed device has a new technical property, which consists in increasing the reliability of diagnosing a backup storage device by checking the drives and self-monitoring tools separately. Therefore, this technical solution meets the criterion of significant differences.

На фиг.1 изображена схема резервированного запоминающего устройства; на фиг.2 - пример реализации блока управлени  коммутатором.Figure 1 shows a diagram of a backup storage device; 2 shows an example of implementation of a switch control unit.

Устройство (фиг.1) содержит дешифратор 1, первый и второй модули пам ти 2,3, блок управлени  л коммутатором, коммутатор 5, первый и второй блоки контрол  6,7, входную информационную, адресную и уп0 равл ющую шину записи - чтени  8, первый 9 и второй 10 входы управлени  режимами работы, первый - четвертый 11-14 выходы дешифратора, выходные шины 15,16 первого и второго модулей пам ти, выходы 17,18The device (Fig. 1) contains the decoder 1, the first and second memory modules 2,3, the control unit of the switch, the switch 5, the first and second control units 6,7, the input information, address and control write bus - read 8 , the first 9 and second 10 inputs of operating mode control, the first to fourth 11-14 outputs of the decoder, output buses 15.16 of the first and second memory modules, outputs 17.18

5 первого и второго блоков контрол , первый и второй выходы 19,20 блока управлени  коммутатором, выходную шину 21 устройства , выход 22 сигнала ошибки.5 of the first and second control units, the first and second outputs 19, 20 of the control unit of the switch, the output bus 21 of the device, the output 22 of the error signal.

Блок управлени  4 коммутатором (фиг.2) (The control unit 4 switch (figure 2) (

0 содежит элемент 2 ИЛИ 23, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 24,25, элемент 2ИЛИ 26, два элемента ЗИ 27,28, элемент 2И 29. Блок управлени  коммутатором по входам 11,12,13 подключен к первому, второму и0 contains element 2 OR 23, two elements EXCLUSIVE OR 24.25, element 2 OR 26, two elements ZI 27.28, element 2 and 29. The control unit of the switch is connected to the first, second and second inputs 11, 12, 13

5 третьему выходам дешифратора 1, по входам 17, 18 - к выходам первого и второго блоков 6,7, по выходам 19,20 - к входам управлени  коммутатора 5, по выходу 22 - к выходу сигнала ошибки устройства.5 to the third outputs of the decoder 1, to the inputs 17, 18 to the outputs of the first and second blocks 6,7, to the outputs 19,20 to the control inputs of the switch 5, to the output 22 to the output of the device error signal.

00

Устройство работает в четырех режимах в зависимости от сигналов на входах управлени  9,10 режимами работы устройства. Запись информации в модули пам ти воThe device operates in four modes, depending on the signals at the control inputs 9.10 modes of operation of the device. Writing information to the memory modules during

5 всех четырех режимах происходит следующим образом. По шине 8 в устройство посту- ; пает адрес и управл юща  информаци , а также данные, которые записываютс  параллельно в оба модул  пам ти. Процедура5 of all four modes is as follows. On the bus 8 in the device post; the address and control information, as well as the data that is written in parallel to both memory modules, are stored. Procedure

0 считывани  зависит от режима, в котором работает устройство. Списывание режимов работы приведено в таблице.0 reading depends on the mode in which the device operates. Writing off modes of operation is given in the table.

В первом режиме на выходе 11 дешифратора 1 устанавливаетс  лог.О и блок уп5 равлени  4 коммутатором пропускает через элементы 23,27 и 26,28управл ющие сигналы от блоков контрол  6,7 на входы 19,20 коммутатора. При по влении ошибки в одном из модулей на выходе соответствующе0 го ему блока контрол  по витс  сигнал ошибки (уровень лот. Ч). Если сигнал ошибки пришел от блока контрол  того модул , который подключен к выходу 21 устройства , то коммутатор подключит к выходуIn the first mode, the output 11 of the decoder 1 establishes a log.O and the control unit 4 of the control 4 passes the control signals from the control units 6.7 to the switch inputs 19.20 through the elements 23.27 and 26.28. If an error occurs in one of the modules, the output of the corresponding control unit is an error signal (lot level H). If the error signal came from the control unit of the module that is connected to the output 21 of the device, the switch will connect to the output

5 устройства другой модуль пам ти, В случае ошибки в неподключенном модуле переключени  не происходит. При одновременной ошибке в обоих модул х пам ти на выходе 22 элемента 2И 29 по витс  сигнал ошибки (уровень лог.1).5, the device is another memory module. In the event of an error, the switch module that is not connected does not occur. If there is a simultaneous error in both memory modules at the output 22 of the element 2I 29, the error signal is given (log level 1).

Во втором и третьем режимах лог. О по вл етс  соответственно на выходах 12 и 13 дешифратора, коммутатор 5 через блок управлени  коммутатором Жестко подключает к выходу соответственно первый 2 или второй 3 модуль пам ти, независимо от управл ющих сигналов на выходах 17,18 блоков контрол  6,7. Таким образом, во втором режиме на выход всегда идет информаци  из первого модул  пам ти, а в третьем режиме - из второго модул  пам ти. Раздельна  проверка заключаетс  в программном тестировании модулей пам ти и формировании и распознавании распределений ошибок каждого из этих модулей.In the second and third modes log. O appears, respectively, at outputs 12 and 13 of the decoder, switch 5 through the switch control unit. Tightly connects to the output, respectively, the first 2 or second 3 memory modules, regardless of the control signals at the outputs 17.18 of the control units 6.7. Thus, in the second mode, the information is always output from the first memory module, and in the third mode - from the second memory module. Separate testing consists in software testing of memory modules and generating and recognizing the error distributions of each of these modules.

Четвертый режим необходим дл  проверки средств обнаружени  ошибок в модул х пам ти, т.е. блоков контрол  6 и 7, причем факт ошибки фиксируетс  по сигналу ошибки на выходе 22. В этом режиме на выходе 14 дешифратора 1 устанавливаетс  лог.О, который имитирует ошибку в блоках контрол  6 и 7, таким образом, при неисправных блоках контрол  6 и 7 на выходе 22 должен по витьс  сигнал ошибки.The fourth mode is necessary to check the means of detecting errors in the memory modules, i.e. control blocks 6 and 7, and the fact of an error is detected by an error signal at the output 22. In this mode, the output 14 of the decoder 1 is set to a log. O, which simulates an error in the control blocks 6 and 7, thus, when the control blocks 6 and 7 are faulty output 22 should have an error signal.

По сравнению с устройством аналогичного назначени  (прототип) за вл емое устройство имеет более достоверно диагностируемую структуру, что позвол ет точно определить отказавший элемент устройства , уменьшает врем  и стоимость ликвидации отказов элементов системы.Compared with a device of similar purpose (prototype), the device claimed has a more reliably diagnosed structure, which makes it possible to accurately determine the failed element of the device, reduces the time and cost of eliminating failures of system elements.

Claims (1)

Формула изобретени  Резервированное запоминающее устройство , содержащее первый и второй модули пам ти, адресные, информационные и управл ющие входы которых  вл ютс  соответственно адресными, информационными и управл ющими входами устройства, информационные выходы первого и второго модулей пам ти соединены соответственно с информационными входами первого и второго блоков контрол  и с первым и вторым информационными входами коммутатора, выходы которого  вл ютс  информационными выходами устройства,о т л и ч а ю щ е- е с   тем, что, с целью повышени  достоверности диагностировани  устройства, в него введены дешифратор и блок управлени , первый и второй выходы которого соединены с первым и вторым управл ющими входами коммутатора, первый и второй входы дешифратора  вл ютс  входами управлени  режимом работы устройства, первый, второй и третий выходы дешифратора соединены соответственно с первым, вторым и третьим управл ющими входами блока управлени , четвертый и п тый управл ющие входы которого соединены соответственно с выходами первого и второго блоков контрол , управл ющие входы которых объединены и соединены с четвертым выходом дешифратора, третий выход блока управлени   вл етс  управл ющим выходом устройства .Claims of the invention A redundant memory device containing the first and second memory modules, the address, information and control inputs of which are respectively the address, information and control inputs of the device, the information outputs of the first and second memory modules are connected respectively to the information inputs of the first and second control units and with the first and second information inputs of the switch, the outputs of which are the information outputs of the device, so that In order to increase the reliability of device diagnostics, a decoder and a control unit are entered into it, the first and second outputs of which are connected to the first and second control inputs of the switch, the first and second inputs of the decoder are inputs of controlling the operating mode of the device, the first, second and third outputs of the decoder are connected respectively with the first, second and third control inputs of the control unit, the fourth and fifth control inputs of which are connected respectively with the outputs of the first and second control units , the control inputs of which are combined and connected to the fourth output of the decoder, the third output of the control unit is the control output of the device. I 1 1 itI 1 1 it flfl 1515 -V-V Г7,G7, 5 Л   5 L #v#v 1212 1313 It/It / rhJrhJ 16sixteen 1818 2222 w.w. ОABOUT && фиг.1figure 1
SU894771377A 1989-12-19 1989-12-19 Redundant memory SU1716572A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894771377A SU1716572A1 (en) 1989-12-19 1989-12-19 Redundant memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894771377A SU1716572A1 (en) 1989-12-19 1989-12-19 Redundant memory

Publications (1)

Publication Number Publication Date
SU1716572A1 true SU1716572A1 (en) 1992-02-28

Family

ID=21485784

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894771377A SU1716572A1 (en) 1989-12-19 1989-12-19 Redundant memory

Country Status (1)

Country Link
SU (1) SU1716572A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Огнев И.В., Сарычев К.Ф. Надёжность запоминающих устройств. М.: Радио и св зь, 1988, с.153. 2. Авторское свидетельство СССР № 1001174. кл.С 11 С 29/00, 1983. *

Similar Documents

Publication Publication Date Title
US4827478A (en) Data integrity checking with fault tolerance
US4165533A (en) Identification of a faulty address decoder in a function unit of a computer having a plurality of function units with redundant address decoders
JPS58105500A (en) Trouble detection system and method for memory driving circuit
SU1716572A1 (en) Redundant memory
US5128947A (en) Self-checking memory cell array apparatus
JPS6256538B2 (en)
EP0393173B1 (en) Data bus enable verification logic
US7228484B2 (en) Method and apparatus for implementing redundancy enhanced differential signal interface
SU1372363A1 (en) Redundant read-only memory
SU1144153A1 (en) Storage with self-check
SU970477A1 (en) Self-checking memory device
SU890441A1 (en) Error-correcting storage device
SU1249592A1 (en) Storage with self-checking
SU1368923A1 (en) Self-check storage
JPH04341998A (en) Memory circuit
SU1167659A1 (en) Storage with self-check
SU1084902A1 (en) Read-only storage with self-check
SU1584137A1 (en) Redundant system
SU936035A1 (en) Redundancy storage
SU439020A1 (en) Autonomous control storage device
JPH02173852A (en) Bus diagnostic device
SU1065888A1 (en) Buffer storage
SU1080217A1 (en) Redundant storage
SU1010660A1 (en) On-like memory checking device
JPS6237756A (en) Error detecting circuit