[go: up one dir, main page]

SU1714684A1 - Буферное запоминающее устройство - Google Patents

Буферное запоминающее устройство Download PDF

Info

Publication number
SU1714684A1
SU1714684A1 SU904809108A SU4809108A SU1714684A1 SU 1714684 A1 SU1714684 A1 SU 1714684A1 SU 904809108 A SU904809108 A SU 904809108A SU 4809108 A SU4809108 A SU 4809108A SU 1714684 A1 SU1714684 A1 SU 1714684A1
Authority
SU
USSR - Soviet Union
Prior art keywords
group
elements
inputs
outputs
trigger
Prior art date
Application number
SU904809108A
Other languages
English (en)
Inventor
Владимир Павлович Невский
Original Assignee
Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пушкинское высшее училище радиоэлектроники противовоздушной обороны filed Critical Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority to SU904809108A priority Critical patent/SU1714684A1/ru
Application granted granted Critical
Publication of SU1714684A1 publication Critical patent/SU1714684A1/ru

Links

Landscapes

  • Communication Control (AREA)

Description

Изобретение относитс  к вычислительной технике и может быть использовано в ппаратуре обмена дискретной информацией .
Известны буферные запоминающие ус- 5 ройства, включающие в свой состав входной регистр, п регистров (п информационна  емкость устройства), выходной регистр, (п+1) триггер, {п/2+1) элементов НЕ, (п + 1) элементов И, блок 10 элементов И, причем одноименные разр ды регистров соединены последовательно 1.
Однако известные устройства имеют малое быстродействие.,
Наиболее близким к предлагаемому по 15 ехнической сущности  вл етс  стековое запоминающее устройство, содержащее элементы пам ти и управл ющие элементы пам ти, которые вклнЗчают в свой состав триггеры, элементы И и элементы задержки 20
2.
Недостатком данного устройства  вл етс  то, что из всего массива пам ти запоминающего устройства в каждый момент времени используетс  только информаци , 25 расположенна  на границе Свободной и зан той зон.
Цель изобретени  - расширение области применени  устройства за счет считывани  данных в пор дке их поступлени .30
Поставленна  цель достигаетс  тем, что в буферное запоминающее устройство, содержащее регистры, блоки элементов И, блок элементов ИЛИ, первую группутриггеров , первую, вторую итретью группы эле- 35 ментов И, первую группу элементов задержки, причем выходы регистров подключены к входам первой группы блоков элементов И, вЬ1 ходы к:оторых подключены к входам блока элементов ИЛИ, выходы ко- 40 торого  вл ютс  информационными выходами устройства, входы записи регистров подключены к выходам соответствующих элементов И первой rpynnti, первые входы которых объединены и  вл ютс  входом за- 45 писи устройства, выходы триггеров первой группы подключены к первым входам соответствующих элементов И второй группы, входы сброса триггеров подключены к выходам соответствующих элементов 50 И третьей группы, первые входы которых объединены, введены втора  группа элементов задержки, втора  группа триггеров, первый и второй элементы И, триггер и одновибратор , выход которого подключен к 55 первым входам элементов И третьей группы , инверсные выходы триггеров первой группы подключены к вторым входам соответствующих элементов И первой группы, пр мые выходы триггеров первой группы
подключены к соответствующим входам последующих элементов И первой группы и к входам первого элемента И, выход которого  вл етс  индицирующим выходом устройства и подключен к первому входу второгд элемента И, выход которого подключен установочному входу триггера, выход которого подключен к входу одновибратора, выходы элементов И первой группы подключены к входам соответствующих элементов задержки первой группы, выходы которых подключены к установочным входам соответствующих триггеров первой группы, вторые входы элементов И второй группы объединены и  вл ютс  входам чтв ни  устройства, выходы элементов И второй группы подключены к входам соответствующих элементов задержки второй группы, выходы которых подключены к установочным входам соответствующих триггеров второй группы, инверсные выходы которых, кроме последнего,, подключены к вторым входам соответствующих элементов И второй группы , инверсный выход последнего триггера второй группы подключен к второму входу соответствующего элемента И второй группы и к второму входу второго элемента И, пр мые выходы триггеров второй группы, кроме последнего, подключены к вторым входам соответствующих элементов И третьей группы и к соответствующим входам последующих элементов И второй группы , пр мой выход последнего триггера второй группы подключен к второму входу соответствующего элемента И третьей группы , к входам сброса триггеров второй группы и к входу сброса триггера.
На чертеже приведено предлагаемое устройство,.
Устройство содержит регистры 1, блоки 2 элементов И, первуюгруппу элементов И 3, первуютруппу триггеров 4, вторую группу элементов И 5, вторую группу триггеров 6, блок 7 элементов ИЛИ, первый 8 и второй 9 элементы И. триггер 10, одновибратор 11, третью группу элементов И 12. первую группу элементов 13 задержки, вторую группу элементов 14 задержки, вход 15 записи, вход 16 чтени , группу информационных входов 17, сигнальный выход 18, группу информационных выходов 19 устройства.
Предлагаемое устройство обеспечивает прием, хранение и считывание информации в пор дке поступлени . Считывание информации может производитьс  без каких-либй задержек вслед за ее записью.
Устройство работает следующим образом ..
В исходном состо нии триггер 10, тригг ры 4 первой и триггеры бвторой групп
обнулены (цепи начальных установок не показаны ).
При записи информации записываемое слово поступает ни информационные входы 17 устройства, а на вход 15 поступает сигнал записи. С приходом сигнала записи сигнал единичного уровн  по витс  на выходе первогр элемента И 3 первой группы, так как остальные элементы И 3 первой группы блокированы нулевым, уровнем, поступающим с пр мых выходов предшествующих трйггег ров 4 первой группы. Сигнал единичного уровн  с выхода первого элемента И 3 первой группы поступает на вход синхронизации первого регистра 1 и через элемент 13 задержки на вход установки в 1 первого триггера 4 первой группы. Слово информации с входов 17 устройства заноситс  в первый регистр 1. Врем  задержки элементов 13 определ етс  длительностью сигнал,а записи . По окончании сигнала записи первый триггер4 переходит в состо ние Г. Сигнал единичного уровн  с пр мо1 о выхода первого триггера 4 Первой группы поступает на соответствующие входы элемента И 8, первого элемента И 5 второй группы, на собтветствующие входы всех последующих (второго и далее) элементов И 3 первой группы . Сигнал нулевого уровн  с инверсного выхода первого триггера 4 первой группы поступает на вход первого элемента ИЗ лервой группы и блокирует возможность его повторного срабатываний. С приходом второго информационного слова по входам 17 и сигнала записи по входу 15 сигнал единичного уровн  по вл етс  на выходе второго элемента И 3 первой группы. Последующие элементь ИЗ первой группы блокированы сигналами нулевого уровн , поступающими с пр мых выходов прёДществующих триггеров 4 первой группы. Процесс занесени  информационного во второй и Последующие регистры 1 аналоги чен рассмотренному.;
- Таким образом, обеспечиваетс  прсл1едовательна  запись поступающей информа ции.
Тот факт, чтб,в определенный регистр 1 занесена информаци , фиксируетс  единичным уровнем, который поступает с пр мого выхода соответствующего TpVMTe a 4 первой группы на вход одноименного элемента И 5 второй группы. Это обеспечиваёг при считывании возможность обращени  только к регистрам, в которые уже занесена информаци ..
При чтении информации на вход 16 поступает сигнал чтени . С приходом сигнала чтени  сигнал единичного уровн  по вл ете  на выходе первого элемента И 5 второй
группы, так.как остальные элементы И 5 второй группы блокированы нулевыми уровн ми , поступающими с пр мых выходов предшествующих триггеров б второй группы . Сигнал единичного уровн  с выхода первого элемента И 5 второй группы поступает на управл ющие входы элементов И первого блока 2 и через элемент 14 задержки на вход установки в 1 первого триггера 6 второй группы. Слово информации с первого
0 регистра 1 через первый блок 2 Элементов И, через блок 7 элементов ИЛИ передаетс  на иц,формационные выходы 19 устройства. Врем  задержки элементов 14 определ етс  длительностью сигнала чтени .
5 По окончании сигнала чтени  первый триггер б второй группы переходит в состо ние 1. Сигнал единичного уровн  с пр мого выхода первого триггера б второй группы поступает на второй вход первого
0 элемента И 12 третьей группы и на соответствующие входы всех последующих элеменTQB И 5 второй группы. Сигнал нулевого уровн  с инверсного выхода первого триггера 6 второй группы поступает на вход первого элемента И 5 второй группы и блокирует возможность его повторного срабатывани . С приходом второго сигнала чтени  по входу 16 сигнал единичного уровн  по вл етс  на выходе второго элемента И 5
0 второй группы. Последующие элементы И 5 второй группы блокированы сигналами нулевого уровн , поступающими с пр мых выходов предшествующих триггеров б второй группьк Процесс считывани  второго и последующих слов информации аналогичен рассмотренному.
Таким образом обеспечиваетс  последовательное считывание информации. Тот факт, что определенный регистр 1
0 уже опрошен, фиксируетс  единичным уровнем, который поступает с пр мого выхода соответствующего триггера 6 второй группы на вход одноименного элемента И 12 третьей группы. Это в дальнейшем обеспечивает возможность , организации записи новой информации только в уже опрошенные регистры 1,
В том случае, когда запись опережает считывание, в определенный момент времени окажутс  заполнены информацией все регистры 1 - на пр мых выходах всех триггеров 4 первой группы сигналы единичного уровн . Сигнал единичного уровн  формируетс  на выходе первого элемента И 8,
5 Этот сигнал поступает на вь|ход 18 устройства и означает Прекратить запись. Сигнал единичного уровн  с выхода первого элемента И 6 поступает на первый вход втоDoro элемента И 9, на втором которого
единичный уровень, поступающий с инверсного выхода п-го триггера б второй группы . Сигнал единичного уровн  с выхода второго элемента И 9 поступает на вход установки в 1 триггера 10 и переводит его в состо ние 1. Сигнал единичного уровн  с пр мого выхода триггера 10 пос1упает на вход одновибратора 11. Импульс, сформированный одновибраторомИ,.поступает на первые вхЪды всех элементов И 12 третьей группы. Однако сигналы единичного уровн  по в тс  на выходе только тех элементов / 12 третьей группы, которые соответствуют уже опрошенным регистрам 1. Сигналы единичного уровн  с BM ходов соответствующих элементов И 12 третьей группы поступают на входы установки в О одноименных триггеров 4 первой группы. Соответствующие триггеры 4 первой группы переход т в состо ние О и сигналы единичного уровн  с их инверсных выходов поступают не входы одноименных элементов / 3 первой группы, НТО означает сн тие блокировки дл  их срабатывани . Переход части триггеров 4 (соответствующих опрошенным регистрам 1) первой группы в состо ние О приводите сн тию Сигнала единичного уровн  на выходе первого элемента И 8. Отсутствие сигнала единичного уровн  на вцходе 18 устройства означает возможность продолжени  записи. В опрошенные регистры 1 начинаетс  последовательна  (пор док рассмотрен ранее) запись слов информации.
В том случе. когда Будут опрошены все регистры 1, сигнал единичиогоуровн  с пр мого выхода л-го триггера 6 второй группы поступает на входы установки в О всех триггеров 6 второй группы и триггера 10. Указанное триггеры переход т в состо ние О. Сигналы единичного уровн  с инверсных выходов три|геров 6 второй группы поступают на входы одноименных элементов И 5 второй группь1. то означает сн тие блокировки дл  их срабатывани . В овь возможно обращение к регистрам 1, в которые занесена нова  информаци . Если вновьркажутс  заполненными всё регистры, то на выходе первого элемента 8 по витс  сигнал единичного уровн . Сигнал единичного уровн  будет и на выходе второго элемента /1 9. Триггер 10 вновь перейдет в состо ние Г, будет сформирован импульс на выходе одновибратора 11, которым будут обнулены все триггеры 4 первой группы, соответствующие опрошенным на данный момент регистрам 1.
Далее устройство функционирует по описанному алгоритму.

Claims (1)

  1. Формулаизобретени 
    Буферное запоминающее устройство, содержащее регистры, блоки элементов И,
    блок элементов , первую группу триггеров , первую, вторую и третью группы элементов И, первую группу элементов эадерж1 и, причем выходы регистров подключены к входам первой группы блоков элементов И, выходы которых подключены к входам блока элементов ИЛИ, выходы которого  вл ютс  информационными выходами устройства, щоцы записи регистров
    0 подключены к выходам соответствующих элементов И первойтруппы, первые входы KOTopbix объединень| и  вл ютс  входом записи устройства, пр мые выходы триггеров первой группы подключены к первым дам соответствующих элементов И второй группы, входы сброса триггеров первой группы подключены к рыходам соответствующих элементов И третьей группы, первые входы которых .обьединены, о т л и ч а ю щ е0 ее   тем, что, с целью расширени  области применени  устрюйства за счет считывани  данных в пор дке их поступлени , оно со-, держит вторую группу э лементов задержки, вторую группу триггеров, первый и второй
    5 элементы И триггер и одновибратор, выход которого Подключен к первым входам элементов И третьей группы, инверсные выходы триггеров первой группы подключены к вторым входам соответствующих элементов
    0 И перврй группы, пр мые выходы-триггеров первой группы подключены к соответствующим входам последующих элементов И первой группы и к входам первого элемента И, выход которого  вл етс  индицирующим
    5 вь1хбдом устройства и подключен к первому Bxoji y второго элемента И, выход которого подключен к установочному входу триггера, в(иход которого подключен к входу одновибратора , выходы элементов И первой группы
    0 подключены к входам соответствующих элементов задержки первой группы, выходы которых подключены к установочном входам соответствующих триггеров первой группы, вторые входы элементов И второй
    5 группы обьединены и  вл ютс  входом чтени  устройства, выходы элементов И второй группы подключены к входам соответствующих элементов задержки второй группы, вмходы которых подключены к установочным
    0 входам соответствующих триггеров второй группы, инверсные вцходы которых, кроме последнего триггере, подключены к вторым входам соответствующих элементов И второй группы, инверсной выход последнего
    5 триггера второй группы подключен к второму входу соответствующего элемента И вто рой группы, к второму входу второго элемента И, пр мые выходы триггеров ВТО-. рой группы, кроме последнего триггера, подключены к вторым входам соо.тветствую91714684 .10
    щих элементов И третьей группы и к соот-чен к второму входу соответствующего элеветствующим входам последующих элементмента И третьей группы, к входам сброса
    тов И второй группы, пр мой выход.триггеров второй группы и к входу сброса
    последнего триггера второй группы подкЛю-триггера.
SU904809108A 1990-02-13 1990-02-13 Буферное запоминающее устройство SU1714684A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU904809108A SU1714684A1 (ru) 1990-02-13 1990-02-13 Буферное запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU904809108A SU1714684A1 (ru) 1990-02-13 1990-02-13 Буферное запоминающее устройство

Publications (1)

Publication Number Publication Date
SU1714684A1 true SU1714684A1 (ru) 1992-02-23

Family

ID=21505507

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904809108A SU1714684A1 (ru) 1990-02-13 1990-02-13 Буферное запоминающее устройство

Country Status (1)

Country Link
SU (1) SU1714684A1 (ru)

Similar Documents

Publication Publication Date Title
SU1714684A1 (ru) Буферное запоминающее устройство
US6487140B2 (en) Circuit for managing the transfer of data streams from a plurality of sources within a system
SU1388951A1 (ru) Буферное запоминающее устройство
SU1656545A1 (ru) Устройство дл сопр жени источника и приемника информации
SU1298799A1 (ru) Устройство управлени блоками пам ти
SU1113793A1 (ru) Устройство дл ввода информации
SU1160472A1 (ru) Буферное запоминающее. устройство
SU1488816A1 (ru) Уctpoйctbo для упpabлehия oбmehom пpoцeccopa c пamяtью
SU1564695A1 (ru) Буферное запоминающее устройство
SU857967A1 (ru) Устройство сопр жени
SU1405090A1 (ru) Буферное запоминающее устройство
SU1069000A1 (ru) Запоминающее устройство
SU1425653A1 (ru) Устройство ранжировани чисел
SU1709293A2 (ru) Устройство дл ввода информации
SU1144109A1 (ru) Устройство дл опроса информационных каналов
SU972588A1 (ru) Устройство дл управлени записью информации в блок пам ти
SU1600002A1 (ru) Устройство пам ти на кадр цифрового теливизионного изображени
SU1037238A1 (ru) Устройство дл ввода информации
SU1547031A1 (ru) Буферное запоминающее устройство
SU1187207A1 (ru) Устройство дл магнитной записи
SU875374A1 (ru) Устройство дл сопр жени
SU1583980A1 (ru) Буферное запоминающее устройство
SU1381525A1 (ru) Устройство дл ввода информации в ЭВМ
SU959164A2 (ru) Буферное запоминающее устройство
SU576588A1 (ru) Устройство дл цифровой магнитной записи