SU1702383A1

SU1702383A1 - Устройство сопр жени процессора с многоблочной пам тью

Info

Publication number: SU1702383A1
Application number: SU894716507A
Authority: SU
Inventors: Владимир Андреевич Аборин
Original assignee: Предприятие П/Я Ю-9192
Priority date: 1989-07-07
Filing date: 1989-07-07
Publication date: 1991-12-30

Abstract

Изобретение относитс к вычислительной технике, может быть использовано дл увеличени объема пам ти при построении цифровых систем на базе мини(микро)ЭВМ. Цель изобретени - расширение функциональных возможностей за счет использовани перестраиваемой многоблочной пам ти. Это достигаетс тем, что устройство содержит блок 1 управлени , регистр 2 номера массива, блоки 3.1-З.Н пам ти, регистр адреса 4, блоки 5 подключени банков пам ти и узлы 6 сравнени . 2 ил.

Description

сл

С

4 О Ю СО 00 00

Изобретение относитс к вычислительной технике, может быть использовано дл увеличени объема пам ти при построении цифровых систем на базе мини(микро)ЭВМ.

Цель изобретени - расширение функ- циональных возможностей устройства за счет использовани перестраиваемой многоблочной пам ти.

На фиг. 1 представлена схема устройства; на фиг.2 -схема блока уп равлени w узла управлени .

Устройство содержит блок 1 управлени , регистр 2 номера массива, блоки 3,1..З.н пам ти, регистр 4 адреса, блоки 5 подключени банков пам ти, группы узлов сравнени 6. Каждый блок 3 пам ти содержит М банков пам ти 7. Каждый из блоков 5 подключени банков пам ти содержит узел управлени 8 и регистр 9. Блок 1- управлени , а также каждый из узлов управлени 8 содержит канальные приемопередатчики 10, дешифратор 11 адреса, триггер 12, дешифратор 13 управл ющих сигналов, вход

14синхронизации, первый и второй входы

15и 16 режима.

Устройстов работает следующим образом .

Каждый из Н блоков 3 пам ти, содержит М банков 7 пам ти и имеет максимальную емкость, соответствующую формату адрес- ного слова процессора, не более 2N слов, где N-формат адресного слова процессора. Каждый из банков 7 пам ти имеет вход чтени записи, с помощью которого данному банку либо разрешаетс , либо запрещаетс работа с общей магистралью межпроцессорного обмена, например Обща шина. Каждый банк пам ти 7 управл етс автономно . Имеетс возможность подключить любой набор банков 7 пам ти из общего набора НХМ банков 7 многоблочной пам ти . Подключение любого банка производитс программно и происходит следующим образом: задаетс соответствующему физическому банку 7 его номер в адресном пространстве процессора посредством соответствующего регистра 9 (за один цикл обращени процессора к соответствующему регистра 9); подключаетс соответствующий физический банк 7 в ад- ресное пространство процессора посредством регистра 2 номера массива (за один цикл обращени процессора к нему).

Функциональное назначение разр дов регистра 2 номера массива следующее: под- ключить (отключить) физический банк 7 пам ти в адресное пространство процессора. Форма регистра 2 номера массива (соответственно, их количество s устройстве ) определ етс количеством банков

7 многоблочной пам ти, а именно -Н. где Р - необходимое количество разр дов регистра 2 (при Р N количество регистров 2 больше одного).

Функциональное назначение регистров 9 следующее: задать соответствующему физическому банку 7 номер банка адресного пространства процессора. Количество разр дов регистра 9, необходимое дл задани ему номера, определ етс выбранным объемом банка 7. Если полный формат адресного слова процессора позвол ет подключить набор из банков, то необходимое количество разр дов равно.

Дл подключени определенного набора банков 7 пам ти в адресное пространство процессора потребуетс задать номера адресного пространства соответствующим физическим банкам 7 посредством обращений к соответствующим регистрам 9 и подключить соответствующие банки 7 посредством обращени к регистру 2 номера массива,

При инициализации системы после прохождени по магистрал м сигнала установки регистр 2 номера массива и регистры 9 устанавливаютс в нулевое состо ние. Поэтому в исходном состо нии все банки 7 отключены. После инициализации программируетс требуема структура пам ти несколькими циклами записи номеров банков в соответствующие регистры 9 и разр дов подключени выбранных банков 7 в регистра 2 номера массива. Соответствующие банку 7 разр ды номера банка с регистра 9 поступают на первые информационные входы узлов 6 сравнени , соответствующих банку 7, на вход синхронизации узла 6 сравнени поступает разрешение с регистра 2 номера массива. В регистре 4 адреса запоминаютс по сигналу 14 синхронизации старшие оазр ды адреса, определ ющие номер банка. С выходов регистра 4 адреса разр ды поступают на вторые информационные входы узлов 6 сравнени . При совпадении кодов на первых и вторых информационных входах узла 6 с его выхода формируетс сигнал разрешени работы соответствующему банку 7. Сигнал разрешени работы сохран етс до окончани цикла обмена (записи и чтени ) с банком 7 пам ти и снимаетс после завершени цикла после сн ти сигнала 14 синхронизации.

Смен,а подключений к магистрали комбинации банков 7 пам ти производитс путем изменени кодов на выходах регистров 9 и регистра 2 номера массива, соответствующих включению требуемых банков 7 пам ти . Запись кодов в указанные регистры производитс программно с помощью отдельных команд пересылки. Контроль заданных номеров банкам 7 пам ти осуществл етс при чтении соответствующих регистров 9 через узлы управлени 8. Контроль подключенной комбинации банков пам ти осуществл етс при чтении регистра 2 через блок 1 управлени .

Блок 1 управлени предназначен дл . сопр жени регистра 2 номера массива с магистралью обмена. Узел 8 управлени предназначен дл сопр жени соответствующего регистра 9 с магистралью обмена, выполнен аналогично блоку 1 управлени . Выполнение блока 1 узлов 8 управлени определ етс типом и структурой магистрали , поэтому их конкретна реализаци дл различных ЭВМ может быть различной.

При обращении процессора адрес по лини м адреса данных магистрали поступает через канальные приемопередатчики 10 на входы дешифратора 11. При совпадении кода адреса с заданным адресом на выходе дешифратора 11 формируетс сигнал выбора регистра 2 номера массива, который запоминаетс в триггере 12 по сигналу синхронизации процессора. Если это цикл записи, то процессор далее снимает адрес, устанавливает данные и вырабатывает сигнал записи, поступающий на вход 15. По сигналу записи на выходе дешифратора 13 формируетс сигнал записи в регистр 2 номера массива. Переданный процессором код данных с выходов начальных приемопередатчиков 10 записываетс в регистр 2. Чтение регистра 2 номера массива происходит по сигналу, поступающему на вход 16 от процессора. На выходе дешифратора 11 формируетс сигнал чтени регистра 2 номера массива, который поступает на управл ющийвходканальных приемопередатчиков 10. Информаци с выходов регистра 2 через канальные приемопередатчики 10 поступает на линии адреса данных и далее в процессор. Аналогично происходит запись в регистры 9 и их чтение.

Claims

Формула изобретени

Устройство сопр жени процессора с многоблочной пам тью, содержащее регистр номера массива, блок управлени и с первого по Н-й блоки пам ти, Н - число блоков многоблочной пам ти, причем информационный вход-выход устройства, вход чтени , вход записи и вход синхронизации устройства подключены соответственно к информационному входу-выходу, к первому входу режима, к второму входу режима и к входу синхронизации блока управлени , первый и второй выходы которого подключены соответственно к информационному входу и к входу синхронизации регистра номера массива, выходы которого подключены соответственно к входам режима группы блока управлени , информацион- 5 ные входы-выходы с первого по Н-й первой группы устройства подключены соответственно к информационным входам-выходам блоков пам ти с первого по Н-й, отличающеес тем, что, с целью расширени

0 функциональных возможностей, оно содержит Н блоков подключени банков пам ти, Н групп узлов сравнени и регистр адреса, причем информационные входы-выходы с первого по Н-й второй группы устройства

5 подключены соответственно к информационным входам блоков подключени банков пам ти с первого по Н-й, вход записи и вход чтени устройства подключены соответственно к первым и вторым управл ющим вхо0 дам всех блоков подключени банков пам ти, вход синхронизации устройства подключен к входам синхронизации всех блоков подключени банков пам ти и регистра адреса, информационный вход которо5 го подключен к адресному входу устройства, выходы а-го блока подключени банков пам ти (где а 1,
2...,Н) подключены соответственно к первым информационным входам узлов срвнени а-и группы, выход регистра

0 адреса подключен к вторым информационным входам всех узлов сравнени всех групп, вход начальной установки устройства подключен к входу установки в О регистра номера массива и к входам начальной уста5 новки всех блоков подключени банков пам ти . С-й вход а-й группы (где с 1,2...,М, М - число банков пам ти в блоке пам ти) регистра номера массива подключен к входу синхронизации С-го узла сравнени а-й

0 группы, выход которого подключен к входу чтени -записи С-го банка пам ти а-го блока пам ти, при этом каждый блок подключени банков пам ти содержит узел управлени и регистр, причем в каждом блоке подключе5 ни банков пам ти первый и второй управл ющие входы, вход синхронизации и информационный вход-выход блок переключени банков пам ти подключены соответственно к первому и второму входам режима, к входу синхронизации и к инфор0 мационному входу-выходу узла управлени , первый и второй выходы которого подключены соответственно к информационному входу и к входу синхронизации регистра , вход установки в О которого

5 подключен к входу начальной установки блока подключени банков пам ти, выходы регистра подключены соответственно к входам режима группы узла управлени и соответственно к выходам блока подключени банков пам ти.

йшэлгай д