SU1683173A1 - Преобразователь асинхронной импульсной последовательности в двоичный код - Google Patents

Abstract

Изобретение относитс  к импульсной технике. Цель изобретени  расширение области применени  информации за счет того, что в устройство, содержащее счетчик 1 импульсов и делитель 2 частоты введены второй делитель 6 частоты, триггеры 7 и 8, инверторы 9, 10 и 14, триггеры 11 и 12, элементы И 13 и 14, накапливающий сумматор 17. Это позвол ет осуществл ть достоверно и с большой точностью подсчет числа импульсов асинхронной последовательности . 2 ил.

Description

/0J-Ј

Изобретение относитс  к импульсной технике и может быть применено в устройствах автоматики и вычислительной техники .

Цель изобретени  - расширение области применени .

На фиг.1 приведена функциональна  схема устройства; на фиг,2-временные диаграммы , по сн ющие работу устройства.

Преобразователь содержит счетчик 1 импульсов, делитель 2 частоты, шину 3 информационной последовательности, шину 4 периода обработки, шину 5 тактовой частоты , делитель 6 частоты, D-триггеры 7 и 8, инверторы 9 и 10, D-триггеры 11 и 12, элементы И 13 и 14, инвертор 15, шину 16 задани  периода накоплени , накапливающий сумматор 17.

Преобразователь работает следующим образом.

Импульсы асинхронной информационной последовательности (фиг.2, эпюра 2) с шины 3 устройства подаютс  на сбросовые входы делителей 2 и 6 частоты, устанавлива  все их выходы в состо ние О. После окончани  действи  импульса Ри оба делител  частоты начинают делить частоту импульсов тактовой последовательности FT (3-5) Ри, подаваемой на счетный вход (эпюра 1). При этом делитель 6 частоты прекращает деление после по влени  на его третьем выходе логической 1, котора  блокирует дальнейшую работу делител  частоты дл  данного периода информационной частоты Р. В этом случае на втором выходе делител  6 частоты формируетс  только один импульс длительностью

2 Ги -р-, который  вл етс  импульсом инГИ

формационной последовательности синхронизированной частотой F, и который подаетс  на счетный вход счетчика 1 информации (фиг.2, эпюра 5). Делитель 2 частоты после окончани  действи  импульса F работает в непрерывном режиме делени  частоты до периода следующего информационного импульса частоты Ри.

Делитель 2 частоты за врем  между двум  импульсами частоты формирует две имРт Рт пульсные последовательности пгИ ЗГ.

которые соответственно с первого и второго выходов подаютс  на тактирующий и информационный вход триггера 7 (фиг.2, эпюры 6 и 7). В результате на выходе триггера 7 в период между двум  импульсами информационной последовательности Ри формируетс  последовательность импульсов

длительностью

FT

сдвинута  по отноше

нию к последовательности на счетном входе счетчика 1 на врем  задержки -(фиг.2,

(-т

эпюра 8).

Последовательность с выхода триггера

7 используетс  дл  формировани  импульса

«I Запись обработанной информации за (фиг.2, эпюра 14) из счетчика 1 в накапливающий сумматор при наличии сигнала, разрешающего накопление, импульса Сброс, собранной в счетчике информации за врем  J

Fo

Формирование этих импульсов происходит следующим образом.

Отрицательный перепад частоты F0 синхронизируетс  отрицательным перепадом тактовой частоты Рт с помощью триггера 8 и инверторов 9 и 10. С помощью схемы, реализованной на триггерах 11 и 12, по импульсу с выхода триггера 7 синхронизированный отрицательный перепад частоты Р0, свидетельствующий об окончании времени обработки , превращаетс  на выходе триггера 12

2

в импульс длительностью-р- , прив занный к моменту окончани  периода обработки . С помощью логических схем этот

2 одиночный импульс длительностью -F- ,

Гт

свидетельствующий об окончании периода обработки, делитс  на два импульса длительностью -F-(Ha импульс Сброс на вы-

ходе элемента И 13 и импульс Запись на выходе элемента И 14).

Импульс Запись переписывает информацию из счетчика в накапливающий сумматор 17. Накопление происходит за врем , определ емое сигналом 16, а импульс Сброс обнул ет счетчик и подготавливает его к следующему периоду обработки. Как следует из диаграммы, импульс 1 информационной последовательности за период Т0| приписываетс  к

информации за период Том, а за период То)

счетчик подсчитывает только импульсы 2

и 3. За временной интервал Том - Т0| в

накапливающем сумматоре фиксируютс 

1 все импульсы без потерь.

Положительный эффект от применени  . предлагаемого преобразовател  заключаетс  в том, что при обработке асинхронной импульсной последовательности повышаетс  точность и довтоверность обработки информации . Этб достигаетс  за счет

Claims (1)

1. расширени  функциональных возможностей преобразовател , позвол ющих ему преобразовать в двоичный код как синхронную , так и асинхронную импульсную последовательность . Формула изобретени  Преобразователь асинхронной импульсной последовательности в двоичный код, содержащий счетчик импульсов и делитель частоты, отличающийс  тем, что, с целью расширени  области применени , введены второй делитель частоты, четыре D-триггера, три инвертора, два элемента И, накапливающий сумматор, выходы которого  вл ютс  выходной шиной, информаци- онные входы соединены с соответствующими выходами счетчика импульсов , а вход синхронизации - с выходом первого элемента И, первый вход которого объединен с первым входом второго эле- мента И, входом установки в О первого триггера и подключен к выходу второго D- триггера, вход синхронизации которого соединен с выходом третьего D-триггера, а информационный вход- с выходом первого D-триггера, информационный вход которого  вл етс  шиной соответствующего потенциала , а вход синхронизации - с выходом четвертого триггера, информационный вход которого через первый инвертор соединен с шиной периода обработки, а вход синхронизации «врез второй инвертор объ- единен с входе- синхронизации первого и второго делителей частоты и  вл етс  шиной тактовой частоты, второй вход первого элемента И  вл етс  шиной задани  периода накоплени , а третий вход объединен с входом третьего инвертора, входом синхронизации третьего триггера и подключен к первому выходу первого делител  частоты, второй выход которого соединен с информационным входом третьего триггера, а вход установки в О объединен с одноименным входом второго делител  частоты и  вл етс  шиной информационной последовательности импульсов, стробиру- ющий вход второго делител  частоты соединен с первым выходом второго делител  частоты, второй выход которого соединен со счетным входом счетчика импульсов, вход установки в О которого соединен с выходом второго элемента И, второй вход которого соединен с выходом третьего инвертора .

   mnjummjijwuijw

   12345

   пЛППП

   Bw (Cxtfu-LJTjnjlJUTJlJlJ lJnJl rLnj

   FJ TjmrmrtrinruTjTjmjTjTj