1. Делитель частоты с изменяемым коэффициентом деления, содержащий выходную шину, N переключателей, где N ≥ 2, и основной канал деления, состоящий из N каскадов, каждый из которых содержит счетчик импульсов, при этом входы установки в исходное состояние счетчиков импульсов соединены между собой, а счетный вход счетчика импульсов первого каскада соединен с входной шиной, отличающийся тем, что, с целью повышения достоверности функционирования, в него введены D-триггер, RS-триггер, элемент ИЛИ-НЕ, элемент И-НЕ, элемент задержки и дополнительный канал деления, состоящий из N каскадов, каждый из которых содержит счетчик импульсов, в каждый каскад каналов деления введен мультиплексор, причем в каждом каскаде каналов деления выходы счетчика импульсов поразрядно соединены с соответствующими адресными входами мультиплексора, i-й информационный вход мультиплексора каждого каскада основного канала деления соединен с i-м неподвижным контактом переключателя, соответствующего данному каскаду, подвижный контакт которого соединен с шиной питания, (i+1)-й информационный вход мультиплексора каждого каскада дополнительного канала деления соединен с i-м неподвижным контактом переключателя, соответствующего данному каскаду, а первый информационный вход - с последним неподвижным контактом данного переключателя, в основном и дополнительном каналах деления выход мультиплексора каждого каскада, кроме последнего, соединен соответственно с инверсным и с прямым входами счетчика импульсов последующего каскада соответствующего канала деления, а выход мультиплексора последнего каскада соответственно с тактовым входом D-триггера и с S-входом RS-триггера, R-вход которого соединен с входной шиной, с инверсными счетными входами счетчиков импульсов первых каскадов каналов деления и с R-входом D-триггера, инверсный выход которого соединен с одними из входов элемента ИЛИ-НЕ и элемента И-НЕ, другие входы которых соединены с инверсным выходом RS-триггера, а выходы - соответственно с выходной, шиной и с входом элемента задержки, первый выход которого соединен с D-входом D-триггера, а второй выход - с входами установки в исходное состояние счетчиков импульсов всех каскадов каналов деления.2. Делитель по п.1, отличающийся тем, что элемент задержки содержит два инвертора и две интегрирующие резистивно-емкостные цепи, вход первой из которых является входом элемента задержки, а выход соединен с входом первого инвертора, выход которого является первым выходом элемента задержки и соединен с входом второй интегрирующей резистивно-емкостной цепи, выход которой соединен с входом второго инвертора, выход которого является вторым выходом элемента задержки.1. Frequency divider with variable division factor, containing the output bus, N switches, where N ≥ 2, and the main division channel, consisting of N stages, each of which contains a pulse counter, while the installation inputs to the initial state of the pulse counters are interconnected , and the counting input of the pulse counter of the first stage is connected to the input bus, characterized in that, in order to increase the reliability of operation, a D-flip-flop, an RS flip-flop, an OR-NOT element, an AND-NO element, a delay element and an additional channel are entered into it al division consisting of N stages, each of which contains a pulse counter, a multiplexer is entered into each stage of the division channels, and in each stage of the division channels, the outputs of the pulse counter are bitwise connected to the corresponding address inputs of the multiplexer of each stage of the main channel division is connected to the i-th fixed contact of the switch corresponding to the given cascade, the movable contact of which is connected to the power bus, (i + 1) -th information input of the multiplexer The second cascade of the additional division channel is connected to the ith fixed contact of the switch corresponding to this cascade, and the first information input to the last fixed contact of this switch, mainly the additional division channels, the output of the multiplexer of each cascade, except the last, is connected to the inverse and direct inputs of the pulse counter of the subsequent cascade of the corresponding dividing channel, and the multiplexer output of the last stage, respectively, with the clock input of the D flip-flop and with S- RS-flip-flop input, R-input of which is connected to the input bus, with inverse counting inputs of pulse counters of the first stages of division channels and with R-input of D-flip-flop, the inverse output of which is connected to one of the inputs of the OR-NOT element and the AND-NO element , the other inputs of which are connected to the inverse output of the RS flip-flop, and the outputs - respectively to the output, bus and to the input of the delay element, the first output of which is connected to the D-input of the D-flip-flop, and the second output - to the inputs of setting the pulse counters all channel stages divided ya.2. The divider according to claim 1, characterized in that the delay element contains two inverters and two integrating resistive-capacitive circuits, the input of the first of which is the input of the delay element, and the output is connected to the input of the first inverter, the output of which is the first output of the delay element and connected to the input of the second integrating resistive-capacitive circuit, the output of which is connected to the input of the second inverter, the output of which is the second output of the delay element.