SU1667057A1

SU1667057A1 - Устройство дл делени

Info

Publication number: SU1667057A1
Application number: SU894687152A
Authority: SU
Inventors: Вячеслав Викторович Шатилло; Сергей Николаевич Прохоров; Леонид Соломонович Явиц
Original assignee: Харьковский Автомобильно-Дорожный Институт Им.Комсомола Украины
Priority date: 1989-05-05
Filing date: 1989-05-05
Publication date: 1991-07-30

Abstract

Изобретение относитс к цифровой вычислительной технике и предназначено дл использовани в универсальных и специализированных вычислительных устройствах. Целью изобретени вл етс сокращение аппаратурных затрат при реализации в устройстве дл делени оперативного обнаружени ошибок вычислений. Оперативное обнаружение ошибок вычислений заключаетс в проведении повторного вычислени со сдвинутыми операндами и сравнении его результатов с результатами первого вычислени . При этом устройство дл делени характеризуетс временной и аппаратурной избыточностью. Поставленна цель достигаетс тем, что при повторном вычислении делитель сдвигаетс на один разр д вправо, делимое сдвигаетс на два разр да вправо. Така организаци сдвигов операндов позвол ет сократить аппаратурную избыточность при реализации устройства. Устройство дл делени позвол ет обнаружить все ошибки вычислений в матрице делени с восстановлением остатка, если ее неисправность ограничена неисправностью одной чейки матрицы. В состав устройства вход т вычислительные чейки 6, элементы НЕ 7, регистры 8, 10 частотного и остатка, компараторы 9, 11 частного и остатка, элемент 12 ИЛИ, входы 1.1 - 1.N делител , входы 2.(-M + 1) - 2.N делимого, выходы 3.1 - 3.M частного, выходы 4.1 - 4.N остатка, выход 5 контрол правильности вычислений, первый и второй управл ющие входы 13, 14 устройства. 2 ил.

Description

Изобретение относитс к цифровой вычислительной технике и предназначено дл использовани в универсальных и специализированных вычислительных устройствах.

Цель изобретени - сокращение аппаратурных затрат при реализации в устройстве дл делени оперативного обнаружени ошибок вычислений.

На фиг.1 изображена функциональна схема устройства дл делени ; на фиг.2 - временна диаграмма работы устройства.

На фиг.1 обозначены входы 1.1- 1.п делител устройства, входы 2(-т+ + 1)-2 делимого устройства, выходы 3.1-З.т частного устройства, выходы Л-.п остатка устройства, выход 5 контрол правильности вычислений, вычислительна чейка 6, элемент НЕ 7, регистр 8 частного, компаратор 9 частного, регистр 1(1 остатка, компаратор 11 остатка, элемент ИЛИ 12, первый и второй управл ющие входы 13,1 устройства (тактовые входы регистров частного и остатка), соответственно первый, второй и третий информационные входы 15-17 вычислительной чейки 6, первый и второй выходы 18,19 вычислительной чейки 6, управл ющий вход 20 вычислительной чейки 6.

Вычислительна чейка 6 устройства описываетс следующей системой уравнений

z х ® а (у() , и хЬ 4 vh

О

где х - значение лмгичег КОР величины на входе I Г5; у - на входе Iь; Ъ - на входе I ; а - на входи I1;

5

0

5

0

5

0

45

50

5

z - на выходе 18; и - на выходе 19;

вычислительной чейки 6 устройства дл делени .

Устройство дл делени позвол ет обнаружить любую ошибку вычислений, если неисправность устройства ограничиваетс неисправностью одной вычислительной чейки либо одного элемента НЕ, генерирующего бит частного.

Устройство дл делени работает следующий образом.

С целью обнаружени ошибок вычислений провод тс дл вычислени . В первом вычислении делимое X, делитель Y. R повторном вычислении делимое , делитель Y-2 . Первое вычисление начинаетс с момента установки разр дов делител на входах 1.2- 1.п и разр дов делимого на входах 2.(-т+3)-2.п, а на входы 2/(-т+1), 2|(-та+2), 1.1 в первом вычислении подаютс сигналы О.

Через врем Ть переходного процесса в матрице делени частное

и остаток от первого вычислени устанавливаютс соответственно на выходе частного матрицы и на первых информационных выходах вычислительных чеек предпоследнего р да и на соединенных с ними информационных входах регистров частного и остатка. В момент времени Т на входы 13 и 1 устройства подаютс импульсы записи, по которым производитс запись в регистры частного и остатка соответственно частного и остатка от первого вычислени . По окончании записи матрица делени готова к повторному вычислению . Повторное вычисление начинаетс с момента установки разр дов делител на входах l.l-l.(n-l) и разр дов делимого на входах 2,(-п+1)- 2,(п-2), а на входы 1.п. 2.п, 2.(п-1) в повторном вычислении подаютс сигналы О.

16

Через врем Tg, переходного процесса в матрице делени частное и остаток от повторного вычислени устанав ливаютс на выходах соответственно частного и остатка матрицы делени и на соединенных с ними входах первых операндов компараторов частного и остатча, на входах вторых операндов которых установлены соответствен- но сдвинутые на один разр д вправо частное и на два разр да вправо остаток от первого вычислени .

Через врем Т суммарной задержки сигналов в компараторе и элементе

Claims

ИЛИ на выходе 5 по вл етс сигнал, индицирующий правильную работу устройства , если результаты двух вычис лений совпали, либо ошибку вычислений , если результаты вычислений не совпали. Формула изобретени

Устройство дл делени , содержащее матрицу nҐ(m+1) вычислительных чеек, (где п-1 - разр дность дели- тел , n + m - 2 - разр дность делимого , m - разр дность частного), m + 1 элементов НЕ, регистры частного и остатка, компараторы частного и остатка, причем первый информацией- ный вход (i, j)-u вычислительной чейки (i 2,...,n, j 2,m) соединен с первым выходом (i-1, j -1)-й вычислительной чейки, первые информационные входы (К,1)-х и (1,1)-х вычислительных чеек (где ,..., т+1) соединены с входами соответствующих разр дов делимого устройства, второй информационный вход (i-1,l)-x и (п,1)к вычислительных чеек соединены с входами соответствующих разр - дов делител устройства, второй информационный вход (n,j)-u вычислительной чейки соединены с входом логичес

5

0

5 5 0

/

кого нул устройство, третий информационный вход (i,)-n выиигЛИТРПЬ- ной чейки соединены с пторым выходом (i-1, 1)-й вычислительной чейки , второй выход n-й вычислительной чейки 1-й строки соединен с входом 1-го элемента НЕ и с управл ющими входами всех вычислительных чеек 1-й строки, управл ющие входы (I, 1)-х вычислительных чеек соединены с входами логического нул устройства, выходы (j-l)-x элементов НЕ соединены с информационными входами регистра частного, выходы разр дов которого соединены с входами разр дов первого операнда компаратора частного, входы разр дов второго операнда которого соединены с выходами -х элемен- тгв НЕ, первые выходы (i-1, m)x вычис пительных чеек соединены с информационными входами регистра остатка, выходы разр дов которого соединены с входами разр дов первого операнда компаратора частного, входы разр дов второго операнда которого соединены с выходами с первой по (п-2)-й вычислительной чейки (т+1)-и строки, о т- личающеес тем, что, с целью сокращени аппаратурных затрат, устройство содержит элемент ИЛИ, первый и второй входы которого соединены с выходами компараторов частного и остатка соответственно, выход элемента ИЛИ соединен с выходом контрол правильности вычислений .устройства , входы разрешени записи регистров частного и остатка соединены с первым и вторым управл ющими входами устройства, выходы разр дов регистра частного соединены с выходами частного устройства, выходы разр дов регистра остатка соединены с выходами остатка устройства.

st «si

€

S

V

s «N

vl

.

,1

NJ

1

Ј

hS-

,: