SU1660192A1 - Кольцева пакетна сеть - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение пропускной способности. Кольцева  пакетна  сеть содержит первые и вторые станции 1 и 2, включенные в кольцо. Кажда  станци  1 и 2 содержит приемопередатчик 3 и блок 4 доступа. Станции 1 сети обеспечивают абонентам дл  выхода в моноканал маркерный доступ, а станции 2 - синхронный временный доступ. Станци  1 в сети  вл етс  главной и первой начинает передачу. В конце пакета информации передаетс  команда передачи права на доступ - "Маркер - 1". После того, как К - 1-а  станци  1 заканчивает передачу, в конце пакета передаетс  "Маркер - 2" - команда цикловой синхронизации дл  вторых станций 2, обеспечивающих абонентам синхронный временной доступ к моноканалу. После окончани  передачи последней станции 2 цикл работы сети вновь начинаетс  с работы станции 1. 3 ил.

Description

Изобретение относитс  к электроса -п; и может быть использовано в информационно-вычислительных системах,

Цель изобретени  - повышение пропускной способности.

На фиг. 1 изображена структурна  электрическа  схема кольцевой пакетной сети; на фиг, 2 - структурна  электрическа  схема первой станции; на фиг. 3 - структурна  электрическа  схема второй станции.

Кольцева  пакетна  сеть содержит первые 1 и вторые 2 станции. Кажда  перва  и втора  станци  содержит приемопередатчик 3 и блок4 доступа. Каждый приемопередатчик содержит блок 5 тактовой синхронизации, передатчик 6, блок 7 сопр жени  и блок 8 регистрации. Блок доступа первой станции содержит дешифратор 9 сигнала флага и адреса дешифратор 10 маркера, декодирующий блок 11, генератор 12 сигнала флага и маркера, элемент ИЛИ 13, распределитель 14 приема, накопитель 15 приема, генератор 16 сигнала квитанции, элемент И 17, кодирующий блок 18, дешифратор 19 сигнала квитанции, распределитель 20 управл ющих сигналов, накопитель 21 передачи, блок 22 задержки и ключ 23 гашени .

Блок доступа второй станции содержит блок 24 задержки, ключ 25 гашени , дешифратор 26 сигнала флага и адреса, дешифратор 27 сигнала квитанции, декодирующий блок 28, генератор 29 сигнала флага и маркера , элемент ИЛИ 30, распределитель 31 приема, накопитель 32 приема, генератор 33 сигнала квитанции, элемент И 34, кодирующий блок 35, блок 36 циклового фазировани , таймер 37, распределитель 38 управл ющих сигналов и накопитель 39 передачи ,

Сеть работает следующим образом.

Станци  1,  вл юща с  главной, первой начинает передачу, До начала передачи накопитель 21 передачи j-й станции (J - 1, 2,..., К-1) посылает сигнал запроса абоненту дп  выдачи пакета дл  передачи (в случае, если накопитель 21 передачи пуст). В результате поступающий от абонента пакет записываетс  в него и ждет начала своей передачи. В случае наличи  пакета абоненту не посылаетс  сигнал запроса.

С целью предотвращени  ложного срабатывани  дешифратора 10 маркера при отсутствии в накопителе 21 передачи пакета на распределитель 20 управл ющих сигналов выдаетс  соответствующий сигнал. Получив его, распределитель 20 посылает управл ющий сигнал, который закрывает дешифратор 10 маркера, В этом случае поступающий Маркер-1 с соседней станции

1 не принижаетс  дешифратором 10 маркера , S транс тируетс  через блок 7 сопр жени , блок 8 регистрации, блок 22 задержки, ключ 20 гашени , передатчик 6 в канал св зи на соседнюю станцию 1, т.е. с данной станции 1 Маркер-1 передаетс  только во врем  передачи пакета.

В случае наличи  в накопителе 21 передачи пакета распределителю 20 посылаетс 

0 соответствующий сигнал, получив который, он посылает управл ющий сигнал дешифратору 10 маркера, который открывает его и готовит к приему Маркера-1 с соседней станции 1.

5 Начало временного окна J-й станции 1 (j 1, 2,...К-1) начинаетс  с поступлением Мьркера-1 от предыдущей станции 1 на дешифратор 10 маркера. Последний, прин в Мгркер-1, запускает распределитель

0 20, который, в свою очередь, размыкает 23 гашени , в результате чего кольцо разрываетс , Этим исключаетс  ретрансл ци  Маркера-1 следующей станции 1. Затем распределитель 20 посылает

5 управл ющий сигнал генератору 12 сигнала флага и маркера, получив который, последний выдает сигнал флага на один из входов элемента ИЛИ 13. После этого распределитель 20 посылает управл ющий сигнал нако0 питепю 21 передачи дл  выдачи адреса и данных кодирующему блоку 18. Одновременно с этим с накопител  21 передачи поступает разрешающий сигнал, равный единице, на один из входов элемента И

5 17, на другой вход которого поступает также сигнал, равный единице. Полученный ча выходе элемента И 17 сигнал, равный единице, запускает кодирующий блок 18 дл  формировани  и выдачи контрольных

0 разр дов. После этого кодирующий блок 13 выдает на другой вход элемента ИЛИ 13 адрес, данные и контрольные разр ды. Таким обра; эм, сигналы флага, адреса, данных , контрольные разр ды поочередно

5 через элемент ИЛИ 13. передатчик 6 передаютс  в канал св зи. Затем генератор 12 сигнала флага и маркера под действием

управл ющих сигналов с распределител  20 выдает сигнал флага и Маркер-1,

0 которые через элемент ИЛИ 13, передатчик 6 передаютс  в канал св зи. После этого под дейггзием управл ющего сигнала с распределител  20 ключ 23 гашени  замыкаетс , т.е. кольцо замыкаетс . Пакет, принимае5 мый из канала св зи, через блок 7 сопр жени , блок 8 регистрации поступает в дешифратор 9 сигнала флага и адреса и одновременно на блок 22 задержки, в котором осуществл етс  задержка на брем , равное длительности передачи служебной части пакета . В дешифраторе 9 сигнала флага и адреса анализируетс  служебна  часть пакета . Моменты приема служебной части пакета определ ютс  сигналами, поступающими с распределител  20.

Если дешифратор 9 сигнала флага и адреса опознал адрес своей станции, то запускаетс  распределитель 14 приема, который размыкает ключ 23 гашени  и запускает декодирующий блок 11 и накопитель 15 приема.

В декодирующем блоке 11 принимаетс  информаци  и провер етс  на наличие ошибок . Если ошибок не обнаружено, то декодирующий блок 11 посылает сигнал генератору 16 сигнала квитанции, который выдает сигнал-квитанцию на один из входов элемента ИЛИ 13, котора  далее через передатчик 6 передаетс  в канал св зи. Кроме того, декодирующий блок 11 посылает сигнал в накопитель 15 приема и к абоненту, разреша  выдачу прин той информации абоненту.

Дл  станции 1, передающей этот пакет, он хранитс  в накопителе 21 передачи до получени  на него сигнала квитанции. При поступлении сигнала квитанции на дешифратор 19 сигнала квитанции он посылает сигнал накопителю 21 передачи дл  стирани  переданного пакета, а также абоненту, информиру  его об успешной передаче пакета . При отсутствии сигнала квитанции передача пакета из накопител  21 перэдачи повтор етс .

После того, как (К-1)-  станци  1 заканчивает передачу, в конце пакета посылаетс  Маркер-2, который  вл етс  командой цикловой синхронизации дл  станций 2 с номерами К, К + 1,..., п, обеспечивающих синхронный временной доступ абонентов к моноканалу, т.е. производитс  фазирование по циклу.

Из канала св зи Маркер-2 на каждой станции через блок 7 сопр жени , блок 8 регистрации поступает на блок 36 циклового фазировани  и одновременно через замкнутый ключ 25 гашени , передатчик 6 в канал св зи дл  передачи его к следующей станции.

Таким образом, он проходит через все станции сети и возвращаетс  к К-1 станции 2, первой начинающей передачу в цикле синхронного временного доступа.

Блок 36 циклового фазировани  т-й

станции 2 (т К, К + 1п), прин в маркер2 , вырабатывает и посылает сигнал дл  установки в соответствующую фазу и запуска таймера 37, который, в свою очередь, спуст 

врем  tm tmK + (I - 1)toK-m К, K+ 1n,

где tmx - врем  распространени  мзркера- 2 от m-й станции 2 до К-й станции 2; I положение m-й станции 2 в цикле синхронного временного доступа (1 1, 2п - К);

toK tn + t3 + tKB + 13; t0K - временное окно станции с синхронным временным досту- пом; tn - интервал дл  передачи информационной протокольной единицы; IKB - интервал дл  передачи сигнала квитанции; ts-интервал задержки, учитывающий врем  распространени  сигнала в физической среде и задержки в абонентских станци х, запускает распределитель 38 управл ющих сигналов станции 2, а последний управл ет моментом начала окна передачи станции. Передаваемый станцией 2 пакет информации поступает на накопитель 39 передачи . После запуска распределитель 38 размыкает ключ 25 гашени  и посылает управл ющий сигнал генератору 29 сигнал флага и маркера, получив который, последний выдает сигнал флага на одни из входов элемента ИЛИ 30. Затем распределитель 38 посылает управл ющий сигнал накопителю 39 передачи дл  выдачи адреса и данных кодирующему блоку 35. Одновременно с

этим с накопител  39 передачи поступает разрешающий сигнал равный единице, на один из входов элемента И 34, на другой вход которого поступает также сигнал, равный единице, с распределител  38. Полученный на выходе элемента И 34 сигнал, равный единице, запускает кодирующий блок 35 дл  формировани  контрольных разр дов. После этого с выхода кодирующего блока 35 на другой вход элемента ИЛИ 30

поступает сигнал адреса данных, контрольные разр ды. Таким образом, сигнал флага, адреса, данных, контрольные разр ды поочередно через элемент ИЛИ 30, передатчик 6 передаютс  в канал св зи. Затем генератор 29 сигнала флага и маркера под действием управл ющего сигнала с распределител  38 выдает сигнал-флаг, который через элемент ИЛИ 30, передатчик 6 передаетс  в канал св зи, После этого, под

действием управл ющего сигнала с распределител  38 ключ 25 гашени  замыкаетс ,. т.е. кольцо замыкаетс .

Пакет, принимаемый из канала св зи, через блок 7 сопр жени , блок 8 регистрации поступает в дешифратор 26 сигнала флага и адреса и одновременно на блок 24 задержки, в котором осуществл етс  задержка на врем , равное длительности переда- чи служебной части пакета. В дешифраторе 26 сигнала флага и адреса анализируетс  служебна  часть пакета. Моменты приема служебной части пакета определ ютс  сигналами , поступающими с распределител  38.

Если дешифратор 26 сигнала флага м адреса опознал адрес своей станции, то запускаетс  распределитель 31 приема, который размыкает ключ 25 гашени  и запускает декодирующий блок 28 и накопитель 32 приема,

В декодирующем блоке 28 принимаема  информаци  провер етс  на ошибок. Если ошибок не обнаружено, то запускаетс  генератор 33 сигнала квитанции , который выдает сигнал квитанции на один из входов элемента ИЛИ 30. который далее через передатчик б передаетс  в канал св зи,

Декодирующий блок 28 посылает также сигнал з накопитель 32 приемам к абоненту,. разреша  выдачу прин той информации абоненту.

Дл  станции 2, передавшей этот пакет , он хранитс  в накопителе 39 передачи до получени  на него сигнала квитанции. При поступлении сигнала квитанции на дешифратор 27 сигнала квитанции он посылает сигнал накопителю 39 передачи дл  стирани  переданного пакета, а также аОс- ненту, информиру  его об успешной передаче пакета.

При отсутствии сигнала квитанции передача пакета из накопител  39 передачи повтор етс .

После того, как n-  станци  2 за:: нчипа- ет передачу, она в ко:ще пакета посудает Маркер-1 и цикл работы сети вновь начинаетс  с работы станции 1.

Claims (1)

1. Формула изобретени 

   Кольцева  пакетна  сеть, содержаща  последовательно соединенные первые v вторые станции, информационные вь.ходы л информационные входы-выходы которых  вл ютс  информационными выходам и информационными аходами-выходо,., сети , пинейнымм входами и линейными исходами которой  вл ютс  линейные входы и линейные выходы первых и вторых станций, кажда  из которых содержит приемопередатчик и блок доступа, выход которого соединенспервымвходом приемопередатчика, первый и второй выходы которого подключены соответственно к первому и второму входам блока доступа, информационные выходы и информационные аходы-выходы которого  вл ютс  информационными выходамии информационными входами-выводами станции, линейным входом и линейным выходом которой  вл етс  соответственно второй вход и третий выход приемопередатчика , который содержит передатчик, блок тактовой синхронизации, блок регистрации и блок сопр жени , выход которого соеди нем с входом блока тактов ой синхронизации и с первые входом блока регистрации, второй вход KOiOporo подключен к первому вь1- ходу блока тактовой синхронизации, второй

   выход которого соединен с первым входом передатчика, атсрой вход которого  вл етс  первым входом приемопередатчика, вторым входом которого  вл етс  вход блока сопр жени , г.ервым, вторым и третьим вы0 ходами приемопередатчика  вл ютс  соответственно выход блока регистрации, третий выхсд блока тактовой си гхрониза- ции и выход передатчика, при этом бпок доступа первой с.ачции содержит блок за5 дзржн.и, ключ гбшэнил, распределитель призма, иакопмтель приема, генератор сигнала квитанции, элемент И, дешифратор сигнала fjnara и адреса, декодирующий блок кодирующий , дешифратор сигиа0 па чвитан ли, «-чкопитепь передачи и рзс- пое/.-елит 3/ifc управл ющих сигналов, первый ьь хпц ко орого соединен с первым входом дешифратора сигнал - флага и здре- СР, выход которою соединен с первым вхо5 цом распределител  приема, первый выход которого соединен- с первым входов накопи гэг  nuiieivj. / :, .--сзыы входом декодеру- , &. ;. которого создинен с ВТОРОМ iy/опог . -ел  приема и с пер0 -зым входом rc-.-iepaioDa сигнала квитанции, ir- орой чхо.г.1, подключен к п тому выходу распределителе управл ющих сигналов , второе выход которого соединен с первым Lкодом дешифратора сигнала кви5 танции, выход которого соединен с аторь:м накопител  передачи, первый выход которого соединен с переым входом кодирующего бпокэ, второй вход которого подключен к выходу элемента И, первый вход

   0 которого подключен к. шестому выходу рзс- прел.э мтзл  уппэвп юиих сигмалоз, гретий ечход которого соединен :; вторым выходом рас т реср жител  приема щс первым входом ключа чи , второй вход которого под5 ключей к выходу блока задержки, первый вход которого соединен с вторым входом дешифратора сигнала флага и адреса, с вторым входом декодирующего блока, с третьим «ходом накопител  приема и с вторым

   0 входом деши оатора сигнал  квитанции, трет /:/, вхоц второго подключен к первому вход1; распределител  управл ющих сигналов , ,(. :тором у входу распределител  приема , к четвертому входу накопител  приема,

   5 к третьему входу дешифратора сигнала флага и адреса, к третьему входу декодирующего блока, к второму входу блока задержи, к третьему входу генеоагора сигнала хвитйм- ции, к трзтье у входу кодирующего блока и « леу Зоиу входу накопител  передачи, инфсм .мационные ьходы-вь оцы которого  е- , чютс  информационными вх выходами блока доступа информг.ц-юнными выходами которого  вл ютс  оылод дешифратора сигнала квитанций, выход декодирующего блока и выход накопител  призма, третий аход которого  вл етс  первым входом блока доступа, втормм входом которого  вт етс третий вход декодирующего блока выход ключа гашени   вл етс  выходом блока доступа, а блок доступа второй станции содержит блок задержки, ключ гашени , дешифратор сигнала флага и адреса, дешифратор сигнала квитанции декодирующий блок, распределитель приема, накопитель приема, генератор сигнала квитанции, элемент И, кодирующий блок, блок циклового фазировани , накопитель передачи и распределитель управл ющих сигналов, первый выход которого соединс.-i с первым входом дешифрг. ора сиг нала флага и адреса, выход которого соедин en с первым входом распределител  приема первый выход которого соединен с первым входом накопител  приема и с первым входом декодирующего блока выход которого соединен с вторым входом накопител  при ема и с первым входом генератора сигнала квитанции, второй вход которого подключен к п тому выходу распределител  управл ющих сигналов, второй выход которого соединен с первым входом дешифратора сигнала квитанции, выход которого соединен с вторым входом накопител  передачи первый выход которого соединен с первым входом кодир ющего блока, второй вход которого подключен к выходу элемента И, первый вход которого подключен к шестому выходу распределител  управл ющих сигналов , третий выход которого соединен с вторым выходом распределител  приема i, с первым входом гашени , второй вход которого подключен к выходу блока задержки, первый вход которого соединен с вторым входом дешифратора сигнала флага и адреса, с вторым входом декодирующего блока, с третьим входом накопител  приема , с первым входом блока циклового фазировани  и с вторым входом дешифратора сигнала квитанции, третий вход которого подключен к первому входу распределител  управл ющих сигналов, к второму входу блока циклового фазировани , к второму входу распределител  приема, к четвертому входу накопител  приема, к третьему входу дешифратора сигнала флага и адреса, к третьему входу декодирующего блока, к второму входу блока задержки, к т ретьему входу генератора сигнала квитанции, к третьему входу кодирующего блока и к первому входу накопител  передачи, информационные входи-выходи i второго  вл ютс  информационными входами-выходами блока доступа, информационными выходами которого  вл ютс  выход дешифратора сигнала квитанции, выход декодирующего блока и выход накопител  приема, третий вход которого  вл етс  первым входом блока до- ст;-па, вторым входом которого  вл етс 

   0 третий вход декодирующего блока, выход ключа гашени   вл етс  выходом блока доступа , отличающа с  тем, что, с целью повышени  пропускной способности, введены в блоки доступа первых станций де5 шифратор маркера, генератор сигнала флага и маркера и элемент И ПИ, первый вхсд которо о подключен к выходу генератора сигнала флага и маркера, первый вход которого подключен с четвертому выходу распреде0 лител  управл ющих сигналов, восьмой выход которого соединен с третьим входом накопител  передачи второй выход которого соединен с вторым входом элемента И, выход генератора сигнала квитанции соеди5 йен с вторым входом элемент ИЛИ, третий вход которого подключен к выходу кодирующего блока, второй вход генератора сигнала флага и маркера соединен о вторым входом блока задержки и с первым входом

   0 дешифратора маркера, выход которого соединен с вторым входом распределител  управл ющих сигналов выход элемента ИЛИ соединен с выходом ключа гашени  второй вход декодирующего блока соединен с вто5 рым входом дешифратора маркера, третий вход которого соединен с седьмым выходом распределител  управл ющих сигналов, а в блоки доступа вторых станций введены генератор сигнала флага и маркера, элемент

   0 ИЛИ и таймер, выход которого соединен с вторым входом распределител  управл ющих сигналов, первый вЯрд которого подключен к первому входу таймера, второй вход которого подключен к выходу блока

   5 циклового фазировани , четвертый выход распределител  управл ющих сигналов соединен с первым входом генератора сигнала флага и маркера, выход которого соединен с первым входом элемента ИЛИ,

   0 второй и третий входы которого соединены соответственно с выходом генератора сигнала квитанции и с выходом кодирующего блока, выход ключа гашени  подключен к выходу элемента ИЛИ, седьмой выход рас5 пределител  управл ющих сигналов соединен с третьим входом накопител  передачи, второй выход которого соединен с вторым входом элемента И, второй вход блока задержки соединен с вторым входом генератора сигнала флага и маркера.