SU1658391A1

SU1658391A1 - Преобразователь последовательного кода в параллельный

Info

Publication number: SU1658391A1
Application number: SU884615951A
Authority: SU
Inventors: Игорь Владимирович Догадкин; Евгений Георгиевич Сталин
Original assignee: Предприятие П/Я А-3706
Priority date: 1988-11-30
Filing date: 1988-11-30
Publication date: 1991-06-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в системах обработки данных Изобретение обеспечивает преобразовани кода КИ (ГОСТ В 24152-83) в параллельный код, чем позвол ет расширить область применени преобразовател Преобразователь содержит элементы И 1 и 2, триггер 3, регистр 4 сдвига, формирователь 5 импульсов, блок 6 поэлементного сравнени , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, элемент ИЛИ 8, элементы 9 и 10 задержки 2 ил

Description

77

Ё

О

сл

00 CJ

о

Изобретение относитс к вычислительной технике и может быть использовано в системах обработки данных.

Целью изобретени вл етс расширение области применени преобразовател за счет обеспечени преобразовани кода КИ.

На фиг. 1 представлена функциональна схема преобразовател ; на фиг. 2 - временные диаграммы, по сн ющие его работу.

Преобразователь содержит первый и второй элементы И 1 и 2, триггер 3, регистр 4 сдвига, формирователь 5 импульсов, блок 6 поэлементного сравнени , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, элемент ИЛИ 8, первый и второй элементы 9 и 10 задержки. На фиг. 1 позици ми 11-13 обозначены соответственно вход и первый и второй выходы преобразовател . На фиг. 2 соответствующими индексами обозначены следующие сигналы: а - сигнал на входе 11, б и в - сигналы на первом и втором выходе формировател 5, г и д - сигналы на выходах элементов 9 и 10, е и ж - сигналы на выходах элементов 2 и 1, з - сигналы на выходе элемента 8, и -сигнал на выходе триггера 3, к - сигналы на выходе элемента 7, л - сигналы на выходе 12, м - сигналы на выходе 13.

Код КИ представл ет собой последовательность синусоидальных сигналов. В коде КИ логическа единица передаетс изменением фазы синусоидального сигнала на л по отношению к предыдущему синусоидальному сигналу, а логический нуль - повторением фазы предыдущего синусоидального сигнала.

Регистр 4 сдвига может быть выполнен на 13-ти интегральных микросхемах 564ПР1. Информационный вход микросхемы вл етс входом регистра 4 сдвига, информационный вход каждой следующей микросхемы соединен с выходом старшего разр да предыдущей микросхемы, тактовые входы всех микросхем объединены и вл ютс входом управлени регистра 4 сдвига. Выходы разр дов 3...10, 28 ...35, 40,..47, 53...60, 65...72, 78...85, 90...97 регистра 4 сдвига (в коде КИ в указанных разр дах передаетс полезна информаци ) вл ютс первым выходом (групповым, состо щим из 56-ти линий) регистра 4 сдвига, а выходы разр дов 1,2,11м...27, 36...39, 48...61...64, 73...77, 86...89, 98...100 регистра 4 сдвига - вторым выходом (групповым, состо щим из 44-х линий) регистра 4 сдвига.

Блок 6 поэлементного сравнени представл ет собой блок элементов И. пр мые входы которого соединены с выходами

разр дов 1, 11, 14, 26. 36...39, 49...51., 61, 62, 64, 74, 76, 86, 88, 89, 100 регистра 4 сдвига (в коде КИ в указанных разр дах передаетс логичеека единица соответственно, а инверсные входы - с выходами разр дов 2, 12. 13, 15...25, 27, 48, 52. 73, 75, 77, 87, 98, 99 регистра 4 сдвига (в коде КИ в указанных разр дах передаетс логический нуль) и первым входом блока 6 соответственно . Высокий уровень сигнала на выходе блока 6 соответствует наличию высоких уровней сигналов на всех его пр мых входах и низких уровней сигналов на всех

его инверсных входах. Высокий уровень сигнала на первом (втором) выходе формировател 5 формируетс при наличии положительной (отрицательной) полуволны синусоидального сигнала на его входе. Импульсный сигнал, сформированный на первом выходе формировател 5, поступает на вход элемента 9 задержки и второй вход элемента И 2. Импульсный сигнал, сформированный на втором выходе формировател

5, поступает на вход элемента 10 задержки и второй вход первого элемента И 1.

Врем задержки сигналов, сформированных на выходах элементов 9 и 10 задержки (z), выбирают из услови

Го Т Т -Т1.

где Т0 - минимально допустима длительность импульса на втором входе триггера 3; Г1 - минимально допустима длительность интервала между передними фронтами импульсов на втором и первом входе триггера 3;

Т - длительность полуволны синусоидального сигнала в коде КИ.

Импульсный сигнал, сформированный

на выходе первого элемента 9 задержки, поступает на первый вход элемента 2И, первый вход триггера 3 и первый вход элемента 7 ИСКЛЮЧАЮЩЕЕ ИЛИ.

Импульсный сигнал, сформированный

на выходе элемента 10 задержки, поступает на первый вход элемента И 1.

Высокий уровень сигнала на выходе второго (первого) элемента 2 (1) формируетс при наличии высоких уровней сигналов на его входах. Импульсы, сформированные на выходах элементов И 2 и 1, через элемент ИЛИ 8 поступают на второй вход триггера 3. управл ющий вход регистра 4 сдвига и второй вход блока 6 анализа.

По переднему фронту импульса, сформированного на выходе элемента ИЛИ 8. при наличии на входе триггера 3 высокого уровн сигнала на выходе триггера 3 устанавливаетс высокий (низкий) уровень сигнала . Импульсный сигнал, сформированный на выходе триггера 3, поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7.

Высокий уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 формируетс при наличии высокого уровн сигнала на одном из его входов. Импульсный сигнал, сформированный на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, поступает на вход регистра 4 сдвига.

По переднему фронту импульса, сформированного на выходе элемента ИЛИ 8. при наличии высокого (низкого) уровн сигнала на входе регистра 4 сдвига в младший разр д регистра 4 сдвига записываетс логическа единица (логический нуль), а ранее записанна в регистре 4 сдвига информаци сдвигаетс на.один разр д в сторону старшего разр да.

При установлении на втором выходе регистра 4 сдвига заданного кода в интервале между соседними импульсами на выходе элемента ИЛИ 8, на выходе блока 6 формируетс высокий уровень сигнала. Импульс , сформированный на выходе блока 6, поступает на второй выход 13.

Параллельный цифровой код, сформи- рованный на первом выходе регистра 14 сдвига, поступает на первый выход 12.

По переднему фронту импульса, сформированного на втором выходе 13, параллельный цифровой код, сформированный на первом выходе 12, и несущий полезную информацию, записываетс в приемный (внешний) регистр системы обработки данных .

Claims

Формула изобретени Преобразователь последовательного кода в параллельный, содержащий элементы И, триггер, регистр сдвига первые выходы которого вл ютс первым выходом преобразовател , отличающийс тем. что. с целью расширени области применени преобразовател за счет обеспечени преобразовани кода КИ. в преобразователь введены блок поэлементного сравнени , элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ, элементы задержки и формирователь импульсов, первый выход которого соединен непосредственно с первым

входом первого элемента И и через первый элемент задержки - с первыми входами второго элемента И, триггера и элемента ИСК- ЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с информационным входом

регистра сдвига, вторые выходы которого соединены с первыми входами блока поэлементного сравнени , второй выход формировател импульсов соединен непосредственно с вторым входом второго элемента И и через второй элемент задержки - с вторым входом первого элемента И, выходы первого и второго элементов И соединены с одноименными входами элемента ИЛИ, выход которого соединен с вторым входом триггера, с входом управлени регистра сдвига и с вторым входом блока поэлементного сравнени , выход которого вл етс вторым выходом преобразовател , выход триггера соединен с вторым входом

элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вход формировател импульсов вл етс входом преобразовател .

Фие.1