SU1635220A1 - Буферное запоминающее устройство - Google Patents

Description

(21)4651414/24

(22)13.02.89

(46) 15.03.91. Бюл. № 10 (72) В.Г.Околотенко, А.А.Щербак, В.Г.Федоров, И.Д.Шульгина, А.Г.Бонда- ренко и С.Ф.Мутеремов

(53)681.327.6 (088.8)

(56)Авторское свидетельство СССР № 651412, кл. G 11 С 19/00, 1977.

Авторское свидетельство СССР № 1241288, кл. G 11 С 19/00, 1984.

(54)БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

(57)Изобретение относитс  к вычислительной технике и может быть использовано при построении буферных запоминающих устройств в системах передачи и приема данных, например, в качестве входных буферных регистров . Цель изобретени  - повышение надежности. Устройство содержит группу элементов И 1 , регистр 2, много- входовый элемент ИЛИ-НЕ 3, D-триг- гер 7. Введение в устройство генератора 5 импульсов с внешним запуском , счетчика 4 импульсов и дешифратора 6 позвол ет отличить полезную информацию от ложной и существенно повысить надежность функционировани  устройства. 1 ил.

Изобретение относитс  к вычислительной технике и может быть использовано в системах передачи и приема данных, например, в качестве входных буферных регистров.

Целью изобретени   вл етс  повышение надежности устройства.

Схема устройства представлена на чертеже.

Буферное запоминающее устройство содержит группу элементов И 1, выходы которых соединены с соответствующими входами регистра 2. Выход многовходового элемента ИЛИ-НЕ 3 соединен с обнул ющим входом счетчика 4 импульсов, входом запуска генератора 5 импульсов. Тактовый вход счетчика 4 импульсов соединен с выходом генератора 5 импульсов, разр дные выходы счетчика 4 импульсов (кроме старшего) соединены с входами дешиф- . ратора 6. Выход дешифратора 6 соединен с входом установки в единичное состо ние D-триггера 7, тактовый вход которого подключен к выходу старшего разр да счетчика 4, D-вход триггера 7 соединен с выходом элемента ИЛИ-НЕ 3. Информационные входы 8 устройства подключены к входам элемента ИЛИ-НЕ и к первым входам элементов И группы, вторые входы которых соединены с выходом D-триггера.

Устройство работает следующим образом .

Перед началом работы D-триггер 7 обнул етс  (цепи обнулени  условно не показаны). Группа элементов И 1 заблокирована сигналом низкого уровн 

с пр мого выхода D-триггера 7. На выходе дешифратора 6 в исходном состо нии - сигнал низкого логического уровн .

Информационные входы 8 в отсутствии сигнала также имеют низкие логические уровни, поэтому на выходе элемента ИЛИ-НЕ в исходном состо нии присутствует сигнал высокого логи- ческого уровн , блокирующий счетчик 4 импульсов по обнул ющему входу и генератор 5 импульсов по входу запуска , благодар  чему генераци  импульсов не происходит.

Входной код в виде импульсов еди- ничного уровн  определенной длительности поступает одновременно на первые входы группы элементов И 1 и входы многовходового элемента ИЛИ-НЕ 3. Поскольку хоть в одном разр де входной кодовой комбинации присутствует единичный уровень, на выходе элемента ИЛИ-НЕ 3 на врем  действи  полезного сигнала устанавливаетс  низкий логический уровень, запускающий генератор 5 импульсов и снимающий блокировку со счетчика 4 импуль- сов по обнул ющему входу. Счетчик 4 наполн етс  поступающими с выхода ге- нератора 5 на его тактовый вход импульсами . При достижении счетчиком 4 импульсов заданного состо ни  (по времени это соответствует моменту, примерно равному половине длитель- ,ности входных импульсов) срабатывает дешифратор 6, устанавливающий сигналом высокого логического уровн  D-триггер 7 в единичное состо ние. Сигнал высокого логического уровн  с выхода D-триггера 7 разблокирует группу элементов И 1 по вторым входам , которые пропускают входную кодовую комбинацию с информационных входов 8 устройства на соответствующие входы регистра 2. При этом соответствующие разр ды регистра 2 устанавливаютс  в единичное состо ние, т.е. происходит запись информации. По достижении счетчиком 4 импульсов такого состо ни , когда на выходе старшего разр да по вл етс  сигнал высокого логического уровн , D-триггер 7 устанавливаетс  в нулевое состо ние , поскольку на его D-входе присутствует уровень О с выхода элемента ИЛИ-НЕ 3 (кодова  посылка еще не закончилась). Переключившись, D- ,триггер 7 блокирует по вторым входам

0

5

с

Q 5

30

35

40

45

50

55

группу элементов И 1, благодар  чему запись прекращаетс .

Изменение в дальнейшем логических уровней на информационных входах 8 устройства не оказывает вли ни  на состо ние регистра 2.

Минимальный интервал времени между срабатыванием дешифратора 6 и переключением в нулевое состо ние D- триггера 7 определ етс  временем, необходимым дл  надежной записи входной информации в регистре 2, максимальный - длительностью кодового импульса.

При поступлении на информационный вход 8 устройства импульсной помехи , длительность которой значительно меньше длительности кодового импульса , запись ложной информации в регистр 2 не происходит, так как за врем  действи  помехи не успевает достаточно наполнить счетчик 4 импульсов , следовательно, дешифратор б не сработает и D-триггер 7 не откроет группу элементов И 1. После прекращени  действи  помехи сигналом высокого логического уровн  с выхода элемента ИЛИ-НЕ 3 обнул етс  счетчик 4 импульсов, блокируетс  генератор 5 по входу внешнего запуска, т.е. устройство возвращаетс  в исходное состо ние.

В качестве счетчика 4 импульсов могут быть использованы двоичные счетчики соответствующих серий микросхем , разр дность которых определ етс  длительностью поступающих кодовых импульсов и частотой генератора 5. Например, если длительность кодового импульса в 8-10 раз больше периода генерируемой генератором 5 частоты, то достаточно использовать четырехразр дный двоичный счетчик (например , 155ИЕ5, 564ИЕ10 и др.).

Дешифратор 6 дл  приведенного примера может быть реализован, например, на элементе 2И, на входы которого подаютс  сигналы с выхода первого и третьего разр дов счетчика 4. Выход старшего (четвертого) разр да счетчика необходимо подключить к тактовому входу D-триггера.

Частота, на которую настраиваетс  генератор 5, определ етс  длительностью кодовых посылок и длительностью возможных помех, поступающих с линий св зи на информационные входы устройства.

Таким образом, изобретение позво- л ет дифференцировать полезную и ложную информацию, что существенно повышает надежность функционировани  бу- ферного запоминающего устройства.

Claims (1)

1. Формула изобретени  Буферное запоминающее устройство, содержащее регистр, входы которого подключены к выходам элементов И группы , первые входы которых  вл ютс  информационными входами устройства,элемент ИЛИ-НЕ и триггер, выход которого соединен с вторыми входами элемен- тов И группы, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены счетчик импульсов, дешифратор и генератор импульсов, выход которого соединен с тактовым входом счетчика импульсов, обнул ющий вход которого соединен с выходом элемента ИЛИ-НЕ, входом запуска генератора импульсов и D-входом триггера, выходы разр дов, кроме старшего , счетчика импульсов соединены с входами дешифратора, выход которого подключен к входу установки триггера, тактовый вход которого соединен с выходом старшего разр да счетчика импульсов, входы элемента ИЛИ-НЕ подключены к первым входам элемента И группы.