SU1631518A1 - Цифровой линейный интерпол тор - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Цель изобретени  - повышение быстродействи  и точности аппроксимации интерпол тора. В предлагаемом цифровом линейном интерпол торе отрезок пр мой задаетс  значени ми т- разр дного большего приращени  (БП) и т- разр дного управл ющего кода (УК). Аппроксимаци  заданного отрезка пр мой осуществл етс  в общем случае за БП/2т п интерпол ционных тактов 2т п-разр дными приращени ми по ведущей и ведомой координатам , где Г - оператор выделени  целой части числа с округлением до большего; п - разр дность регистра, в который записываетс  п разр дов УК; БП - значение т- разр дного большего приращени . Значение п старших разр дов БП, определ ющее число интерпол ционных тактов, записываетс  в счетчик, Значение m-n младших разр дов БП определ ет число элементарных шагов многоразр дных приращений в (п-Н)-м интерпол ционном такте, который возникает в случае наличи  остатка отделе БП 1 ни : JL . Указанное значение заост писываетс  в регистр. Значение m-n старших разр дов УК, определ ющее значение - 1 разр дов многоразр дного приращени  по ведомой координате, подаетс  на адресные входы блока посто нной пам ти (БПП). Значение п младших разр дов УК, определ ющее значение -го разр да многоразр дного приращени  по ведомой координате, записываетс  в регистре. В течение п интерпол ционных тактов с выхода считываютс  группы единичных элементарных приращений, соответствующих ведущей координате. В (п+1)-м такте с выхода БПП 11 считываетс  группа элементарных приращений, в которой число единичных элементарных шагов равно остатку БП , а оставшеес  число Ё БП ост элементарных прирэщенийост - нулевое. С выхода блока вентилей считываетс  группа шаговых приращений ведомой координаты, в которой разр дов формируютс  с помощью блока посто нной пам ти и регистра 9, а значение разр да формируетс  с помощью двоичного умножител  и триггера. Сформированные на выходе многоразр дные приращени  стро- бируютс  сигналом на выходе блока управлени , 1 з.п. ф-лы, 6 ил., 3 табл. О Сл СЯ 00

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах и в системах числового программного управлени ,

Цель изобретени  - повышение быстродействи  и точности работы интерпол тора.

На фиг. 1 представлена структурна  схема цифрового линейного интерпол тора; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 - распределение управл ющих воздействий по отношению к уровн м сигнала на стробирующем выходе; на Фиг. 4 - функциональна  схема счетчика: на фиг.5- пример формировани  многоразр дных приращений; на фиг. 6 - пример апп- роксимации заданного отрезка пр мой.

Разр дность управл ющего кода, поступающего на информационный вход, равна разр дности т. Эго следует из того, что веса разр дов управл ющего кода получают путем последовательного делени  большею приращени  отрезка пр мой (БП) на степени числа 2.

В предлагаемом устройство на выходе в каждом интерпол ционном такте определ етс  ТУ элементарных приращений, где у m-n; m - максимальна  разр дность БП; п - разр дность регистра.

Число интерпол ционных тактов равно ГБПмакс/2м, где f оператор определ ющий

Г а, в 1 а при в 0;

1 а, в J а + 1 при в г 0; где а, в - соответственно цела  и дробна  части числа;

j - оператор выделени  целой части числа;

{ }- оператор выделени  целочисленного значени  остатка числа.

Цифровой линейный интерпол тор содержит блок 1 управлени  (БУ), блок 2 посто нной пам ти управл ющего кода (БПП), n-разр дный регистр 3, счетчик 4, регистр 5 дл  приема и хранени  остатка, двоичный умножитель 6 (ДУ), цифровой интегратор последовательного переноса, дешифратор 7 (С), первый элемент И 8, регистр 9 большего приращени , первый триггер 10, блок 11 посто нной пам ти приращени  ведущей координаты, блок 12 вентилей (БВ), элементы И 13, информационный вход 14, вход 15 записи большего приращени , вход 16 записи управл ющего кода, вход 17 начальной установки, вход 18 пуска, вход 19 и выходы 2Q и 21 блока 1, выход 22 конца интерпол ции, стробирующий выход 23, 2т п-разр дный выход 24 ведомой координаты . 2 п-разр дный выход 25 ведущей координаты , вход 26 сброса.

Блок 1 управлени  содержит генератор 27 импульсов, второй 28, третий 29 элементы И, второй 30, третий 31 и четвертый 32 D-триггеры и четвертый элемент И 33.

На фиг. 4 позицией 34 обозначен элемент ИЛИ, позицией 35 - счетчик.

Блок 1 управлени  предназначен дл  синхронизации работы устройства, т.е. формировани  управл ющих воздействий, не0 обходимых дл  функционировани  устройства. В цикле интерпол ции значение 1 на выходе конца интерпол ции сигнализирует внешнему устройству о воспроизведении заданного отрезка пр 5 мой. После воспроизведени  заданного отрезка пр мой на указанном выходе формируетс  значение О. На стробирующем выходе формируетс  импульсна  последовательность , стробируюица 

0 многоразр дные приращени , поступающие на соответствующие выходы 24 и 25. Выход 24 соответствует ведомой координате , а выход 25 - ведущей координате. Выход

20блока 1 соединен с входом сброса двоич- 5 ного умножител  6 и предназначен дл  формировани  сигнала отрицательной пол рности, по которому двоичный умножитель устанавливаетс  в нулевое состо ние в подготовительном цикле и после окончани  0 рабочего цикла интерпол тора. Четвертый

21выход БУ 1 соединен с управл ющим входом двоичного умножител  6, вычитающим входом счетчика 4 и С-входом первого D-триггера 10. На указанном выходе форми5 руетс  последовательность импульсов, обеспечивающа  требуемые режимы работы перечисленных блоков.

Блок 2 посто нной пам ти управл ющего кода служит дл  хранени  () разр - -разр дного управл ющего кода, формируемого за один интерпол ционный такт. Причем m-n старших разр дов управл ющего кода (УК) поступают на адресный вход блока 2 по информационному входу 14,

5 выход блока соединен с информационным входом регистра 9.

Регистр 3 служит дл  приема и хранени  п младших разр дов УК. Значение п младших разр дов УК поступает по информаци0 онному входу 14 интерпол тора. Запись п младших разр дов управл ющего кода в регистр 3 производитс  сигналом положительной пол рности на входе 16 записи управл ющего кода устройства.

5Выход регистра подключен к информационному входу двоичного умножител  6.

Счетчик 4 служит дл  выделени  сигнала переноса Р после отработки интерпол тором БП/2 интерпол ционных тактов . На информационный вход счетчика посту

0 дов 2m-n

пает п старших разр дов. Вход записи счетчика соединен с входом 16 записи большего приращени . Сигналом положительной пол рности на указанном входе осуществл етс  запись п старших разр дов в счетчик 4. Вычитающий вход счетчика соединен с выходом 21 блока 1. Суммирующий вход счетчика соединен с выходом первого элемента И. Выход переноса счетчика соединен с входом 19 блока 1 и входом выборки кристалла блока 11.

Регистр 5 дл  приема и хранени  остатка служит дл  приема и хранени  у младших разр дов БП, определ ющих остаток а I -у . Запись у младших

радр дов БП осуществл етс  сигналом положительной пол рности на входе 15 устройства . Выход регистра соединен с информационным входом дешифратора 7 и адресными входами блока 1.

Двоичный умножитель 6 служит дл  выделени  в каждом интерпол ционном такте 2 У -го разр да многоразр дного приращени  ведомой координаты. На информационный вход умножител  поступают значени  п младших разр дов УК с выхода регистра 3. Вход сброса ДУ 6 соединен с третьим 20 выходом БУ 1. а тактирующий вход - с четвертым 21 выходом БУ 1. Выход ДУ б соединен с информационным D-входом первого триггера 10.

Дешифратор 7 служит дл  выделени  единичного сигнала, в случае ненулевого значени  на его информационном входе. Выход дешифратора 7 соединен с первым входом первого элемента И 8.

Первый элемент И 8 служит дл  выделени  единичного сигнала, поступающего с его выхода на суммирующий вход счетчика 4, при наличии на первом и втором входах первого элемента И единичных логических уровней. Первый вход элемента И 8 соединен с выходом дешифратора 7, а второй вход элемента И 8 - с входом 16 записи УК. Регистр 9 служит дл  приема и хранени  () разр дов многоразр дного приращени  по ведомой координате, которые поступают на информационный вход регистра с выхода БПП 2. Запись (2 У -1) разр дов в регистр 9 осуществл етс  сигналом положительной пол рности на входе 16 устройства . Выходы регистра соединены с соответствующими информационными входами блока вентилей.

Первый триггер 10 служит дл  приема и хранени  2 У -го разр да многоразр дного приращени  ведомой координаты в каждом интерпол ционном такте. Значение указанного разр да поступает на информационный вход триггера. Тактирующий С-вход триггера 10 соединен с четвертым 21 выходом БУ 1. Выход триггера 10 соединен с соответствующим информационным входом блока вентилей.

Блок 11 посто нной пам ти служит:

1)дл  выдачи единичных 2 -разр дных приращений ведущей координаты в

БП/2 У интерпол ционных тактах. Дл  этого в L БП/2 У j интерпол ционныхтактах на входе выборки кристалла БПП 11 формируетс  значение 1, следовательно, на выходах БПП 11 во всех разр дах формируютс 

значени 

2)дл  обнулени  старших разр дов многоразр дного приращени  по ведущей координате в ( БП/2 j + 1 )-м такте при нецелочисленном значении БП/2 У. Обнулению подлежат старшие разр ды, число которых равно 2 - { БП/2 У} . Например, при обработке отрезка пр мой с БП 27 и 2 У 8, в 1БП/2 такте на выходе блока 11 формируетс  код 11100000;

3) дл  управлени  схемой блока 12 вентилей . Выходы БПП 11 соединены с соответствующими управл ющими входами блока вентилей. Таким образом, в| БП/2 J интерпол ционных тактах на управл ющих входах блока 12 вентилей единичные уровни. Следовательно, на выходы блока 12 выставл етс  информаци , котора  сформирована на его информационных входах. В (|БП/2 - 1)-м интерпол ционном такте, облучению

подлежат 2- {БП/2 } старших разр дов многоразр дного приращени  по ведомой координате, по аналогии с приведенным условием 2. Следовательно, на оставшихс  { БП/2 У} младших разр дах выставл ютс  значени , которые сформированы на соответствующих информационных входах.

Описанные функции 1 и 2 БПП 11 определ ют отсечение (заполнение нул ми) части многоразр дного приращени  по ведущей

и ведомой координатам в ( БП/2 1)-м интерпол ционном такте, когда интерпол ци  заданного отрезка пр мой достигает конечной точки.

Генератор 27 импульсов предназначен

дл  выработки последовательности импуль- CQB, тактирующих работу блока 1 управлени . Пр мой выход генератора соединен с первым входом второго элемента И 28 и С-входом второго D-триггера 30, а инверс ный выход генератора 27 импульсов соединен с первым входом третьего элемента И 29.

. Второй 30 и третий 31 D-триггеры служат дл  присинхронизации цикла интерпол ции к переднему фронту импульса, формируемого генератором 21 импульсов. Управл ющий С-вход третьего триггера 31 соединен с третьим входом 18 блока 1. Информационный D-вход третьего триггера 31 подключен к сигналу 1. Пр мой выход второго D-триггера 30 соединен с вторыми входами зторого 28 и третьего 29 элементов И.

Четвертый D-триггер 32 служит дл  выделени  О после поступлени  сигнала переноса на управл ющий С-вход триггера 32, что соответствует завершению интерпол ции заданного отрезка пр мой. Информационный вход четвертого 32 триггера заземлен, установочный R-вход подключен к первому 16 входу БУ 1 и служит дл  установки триггера в подготовительном цикле интерпол тора. Пр мой выход четвертого D-триггера 32 соединен с вторым входом четвертого элемента И, первый вход которого соединен с вторым 17 входом БУ 1. Выход четвертого 33 элемента И соединен с установочными k-входами второго 30 и третьего 31 D-триггеров.

Выходы второго, третьего и четвертого элементов 1/1 и пр мой выход второго D- грипера 30  вл ютс  соответственно четвертым 21, вторым 23, первым 22 и третьим 20 выходами БУ 1.

Устройство работает следующим образом .

В основе изобретени  лежит возможность одновременного формировани  групп из У элементарных шаговых приращений в ( БП/2 | интерпол ционных тактах следующим образом. Формируемые группы элементарных приращений на выходе 25, соответствующие ведущей кооодинате, всегда единичны, за исключением последнего такта (в случае содержимого регистра 5), а формирование групп элементарных приращений, соответствукадих ведомой координате , происходит таким образом,чтобы числу М элементарных приращений в группах ведущей координаты соответствовало число N элементарных приращений в группах ведомой координаты, Дл  этого внеш- мим устройством рассчитываетс  упрал ющий код, под воздействием которого происходит формирование группы эле- мен гарных приращений ведомой координаты с учетом указанной зависимости , Таким образом в предлагаемом линейном интерпол торе отрезок пр мой зад  юл значением большего приращени  и значением управл ющего кода,

Рассчитать УК можно следу ощим образом .

Число импульсов В| за счет 1-го разр да управл ющего кода за врем  БП вычисл етс  по формуле:

1

в,

Указанна  формула реализуетс  последовательным сдвигом БП (деление на 2 и прибавление 1 при нечетном значении сдвигового операнда). Дл  того, чтобы за число тактов, равных БП, на выходе иытегратора было сформировано МП импульсов, должно удовлетвор тьс  соотношение

§ aiBi МП. 5 1 1

где а - значение цифры в i-м разр де управл ющего кода.

Таким образом, задача определени  УК

сводитс  к определению ai, 32 ап по

0 известным значени м БП и МП с использованием приведенных соотношений.

Старшие j m - n разр ды управл ющего кода, формируемого внешним устройством , определ ют адрес соответствующего 5 информационного слова, которое формируетс  на выходе блока 2 посто нной пам ти. Единичные значени  информационного слова определ ютс  согласно выражению

p 2(M)(2k-1)A;

0 где р - номер разр да информационного слова;

I - номер разр да входного управл ющего слова, причем I 1 соответствует старший М-й разр д управл ющего слова. I 5 2-(М-1)-й разр д управл ющего слова и т.д. (т.е. индекс определ ет пор дковый номер рассматриваемого разр да управл ющего слова по отношению к его старшему разр ду ):

0 AI - О или 1, соответствует значению 1-го разр да входного управл ющего слова; k - текущий параметр; к - 1,2,3,.,, Значение р выбирают в интервале О р m-n.

5Информационна  емкость блока 2 посто нной пам ти рассчитываетс  по формуле

g ) - - () бит при организации x разр дных 0 слов,

где m - разр дность управл ющего кода;

n - младшие разр ды управл ющего кода .

Полный интерпол ционный цикл уст- 5 ройства состоит из подготовительного и рабочего циклов.

Интерпол тор в подготовительном цикле работает следующим образом.

Определение числа Г -у-1 интерпол ционных тактов в полном интерпол ционном цикле, которое фиксируетс  в счетчике 4.

Число БП/2 j или I БП/2 J + 1 интерпол ционных тактов определ етс  п старшими разр дами БП, записанными в учетчик 4 и у младшими разр дами БП, записанными в регистр 5. Содержимое реги- ртра 5 соответствует числу { . Если | т4 0 , то интерпол тор отрабатывает БП/2 J + 1 интерпол ционных тактов. В елучае { БП/2 } 0 отрабатываетс  БП/2 интерпол ционных тактов.

Определение значени  разр дов

2 -разр дного приращени  ведомой координаты за один интерпол ционный такт.

Значение() разр дов фиксируютс  V регистре 9. Формирование значений () разр дов ведомой координаты осуществл етс  аналогично прототипу.

Определение группы элементарных приращений ведущей и ведомой координат, формируемых в интерпол ционном такте в случае ненулевого содержимого регистра 5.

В ( 1)-м интерпол ционном такте формируетс  группа элементарных приращений по ведущей и ведомой координатам, в которой элементарные приращени  имеют определенные значени , а 2 - { БП/2 } элементарных прирэиизний - нулевые.

По включении питани  внешнее устройство формирует сигнал отрицательной пол рности , который поступает на вход 17 начальной установки интерпол тора и устанавливает блок 1 управлени  в нулевое состо ние , При этом на выходе 20 блока 1 формируетс  сигнал О, устанавливающий двоичный умножитель 6 в нулевое состо ние , В следующий момент времени внешнее устройство формирует значение БП на информационном входе 14, На вход 15 записи большего приращени  поступает импульс положительной пол рности, Указанным сигналом осуществл етс  запись п старших разр дов БП р счетчик 4 и у младших разр дов БП в регистр 5, Содержимое регистра 5 поступает на информаци- онный оход дешифратора 7. Если содержимое регистра 5 ненулевое, то на выходе дешифратора формируетс  значение 1, которое поступает на первый пход элемента И 8,

В следующий момент времени на информационном входе 14 внешнее устройство формирует значение УК. На вход 16 записи управл ющего кода поступает импульс положительной пол рности, под воздействием которого производитс  запись п младших разр дов в регистр 3, у старших разр дов УК поступают на адресные входы блока 2. С выхода блока 2 считываетс 

разр дов УК, которые указанным сигналом записываютс  в регистр 9. Если на первом входе элемента И 8 выставлен уровень 1, то с поступлением сигнала записи управл ющего кода на второй вход элемента И 8 на

его выходе формируетс  единичный сигнал, под воздействием которого содержимое счетчика увеличиваетс  на единицу, т.е. количество тактов, записанное в таком случае в счетчик 4, равн етс  1.

В рабочем цикле интерпол тора происходит формирование многоразр дных приращений ведущей и ведомой координат соответственно на 25 и 24 информационных выходах интерпол тора и выдача их внешнему устройству сигналом на стробирую- щем выходе 23 устройства, а также формирование сигнала на выходе 22 конца интерпол ции после отработки устройства ГБП/2 1 интерпол ционных тактов, что соответствует окончанию интерпол ции заданного отрезка пр мой.

Начало рабочего цикла определ етс  сигналом 1 на входе 18 пуска интерпол тора . На выходе 22 интерпол тора при этом

выставл етс  значение 1, которое свидетельствует об воспроизведении в данный момент заданного отрезка пр мой. На четвертом 21 выходе блока 1 формируетс  последовательность импульсов, поступающа 

на управл ющий вход двоичного умножител  6 и на управл ющий С-вход триггера 10, На информационные входы двоичного умножител  6 поступают значени  п младших разр дов УК. При переходе сигнала на упранл ющих входах двоичного умножител  б из состо ни  1 в состо ние О на выходе двоичного умножител  по вл ютс  значени  сигналов, равные значению 2 -го разр да многоразр дного приращени ,

формируемого за один интерпол ционный такт, которые фиксируютс  триггером 10.

Значени  разр дов и 2 -го разр да многоразр дного приращени  соответственно на выходо регистра 9 триггера 10 образуют многоразр дное приращение, т.е. группу элементарных приращений ведомой координаты.Указанна  группа поступает на информационный вход блока 12 вентилей, состо щий из 2 элементов И-НЕ; & БП/2 ,|интерпол ционных тактах на всех выходах блока 11 выставл ютс  значени  1, определ ющие 2 элементарных приращений а каждой группе ведущей координаты. Тогда на управл ющих входах блока 12 вентилей тоже

выставл ютс  значени  1. Следовательно , в интерпол ционных тактах на выходе блока вентилей 12 выставл етс  соответствующа  группа из 2 элементарных приращений ведомой координаты. При по влении сигнала 1 на стробирующем выходе 23 интерпол тора многоразр дные приращени  в виде группы из 2 элементар- ных приращений ведущей и ведомой координат одновременно считываютс  с информационных выходов 24 и 25 интерпол тора на внешнее устройство. Распределение управл ющих воздействий по отношению к уровн м сигнала на стробирующем выходе 23 представлена на фиг. 3. В

случае наличи  дробной части числа -

необходимо проделать еще один ( + 1)-й интерпол ционный такт, в котором по ведущей v. ведомой координатам формируетс  группа из 9.У элементарных прираще- ний, что { БП/2 } элементарных приращений заканчивают интерпол цию оставшегос  отрезка пр мой, а 2 - { элементарных приращений - нулевые.

С поступлением каждого импульса на вычитающий вход счетчика его содержимое уменьшаетс  на единицу. Когда содержимое счетчика становитс  равным нулю, на его выходе формируетс  импульс отрицательной пол рности сигнала переноса Р, который поступает на четвертый 19 вход блока 1 и на вход выборки кристалла БПП 11. При этом длительность импульса сигнала переноса достаточна, чтобы сформировать и простробировать многоразр дные приращени  на информационных выходах 2-4 и.25. Функциональна  схема реализации счетчика 4 представлена на фиг. 4.

На выходе 25 блока 11 формируетс  группа элементарных приращений, в которой число единичных элементарных приращений равно числу { БП /2 }, а оставшеес  число 2,- { БП/2 } элементарных приращений - нулевые.

Таким образом, в последнем интерпол ционном такте считываетс  группа из 2/ элементарных приращений ведущей и ведомой координат, в которой{ элементарных приращений заканчивают интерпол цию оставшегос  такта пр мой, а БП/2 } элементарных приращений - нулевые.

После стробировани  последнего многоразр дного приращени , на выходе конца интерпол ции 22 формируетс  сигнал логического нул , свидетельствующий о завер; шении интерпол ции заданного отрезка пр мой. Блок 1 управлени  и двоичный умножитель устанавливаютс  в исходное нулевое состо ние.

Формирование многоразр дных приращений происходит за врем  отсутстви  импульса на выходе 23, а стробирование многоразр дных приращений-во врем  наличи  импульса на указанном выходе.

Блок 1 управлени  работает следующим образом.

0По включении питани  внешнее устройство формирует сигнал отрицательной пол рности на входе 17 начальной установки, по которому D-триггеры 31 и 30 устанавливаютс  в нулевые состо ни . Следователь5 но, на выходах 20-23 блока 1 управлени  формируютс  уровни О.

Сигналом положительной пол рности на входе 16 БУ 1 в нулевое состо ние устанавливаетс  D-триггер 32. На выходе 20 при

0 этом формируетс  уровень О.

С поступлением сигнала положительной пол рности на вход 18 пуска в единичное состо ние взводитс  триггер 31, а вслед за ним - триггер 30. На выходе 22 конца

5 интерпол ции формируетс  значение 1, следовательно, значение 1 формируетмс  на вторых входах элементов И 28 и 29. Така  последовательность действий обеспечивает строгую присинхронизацию цикла интерпо0 л ции к переднему фронту импульса, формируемого генератором 27, после поступлени  сигнала 1 на вход 18 пуска интерпол тора.

На выходах элементов И 28 и 29 в про5 тивофазе формируетс  последовательность импульсов. Причем импульсом положительной пол рности из последовательности импульсов на выходе 21 производитс  формирование многоразр дных прираще0 ний, а импульсом положительной пол рности из последовательности импульсов на выходе 23 производитс  выдача многоразр дных приращений внешнему устройству. С поступлением сигнала отрицательной

5 пол рности переноса на вход 19 блока 1 триггер 32 устанавливаетс  в нулевое состо ние . Следовательно, в нулевое состо ние устанавливаютс  триггеры 31 и 30, а на выходах 20, 22, 23 и 21 БУ 1 выставл ютс 

0 уровни О.

Рассмотрим интерполирование отрезка пр мой предлагаемым устройством на конкретном примере.

Пусть , , разр дность инфор5 мационного входа 14 равна 5, а разр дность блока 12 вентилей равна 8.

В соответствии с приведенным описанием работы устройства разр дности остальных блоков интерпол тора имеют следующие значени : регистр 3-2; блок 2

посто нной пам ти - 7; счетчик 4-2; регистр 5-3; блок 11 посто нной пам ти - 8. В соответствии с заданным БП и МП внешнее устройство рассчитывает управл ющий код. Первоначально по БП 27 определ ютс  веса В:

Bl 27±Ul4: В2

D27 +4 -1. И Вз -g- 3; 84

Р 27+16 5 32

4

27+8 16

- О .

27.

Очевидно,что Ј В i 1

Весами BI уравновешиваетс  значение меньшего приращени  (в нашем случае МП 9).

МП Ва + В4, следовательно, дл  приведенного примера управл ющий код равен 01010.

Первый блок 2 посто нной пам ти совместно с двоичным умножителем 6 также образуют двоичный умножитель с параллельной выдачей информации, Дл  определени  содержимого блока 2 посто нной пам ти используют диаграмму формировани  выходных импульсов на выходах счетчика п тиразр дного двоичного умножител  с последовательной выдачей информации, приведенную (фиг. 5), активные фронты воздействий выделены утолщенной линией. Младшие 2 разр да управл ющего кода поступают на двоичный умножитель 6, а старшие 3 - на блок 2 посто нной пам ти. Дл  определени  содержимого блока 2 посто нной пам ти необходимо выделить первых 7 тактовых промежутков времени и записать дл  всех возможных значений управл ющего кода группы в соответствии с диаграммой . В рассматриваемом примере на адресные входы блока 2 поступает код 010 (старшие разр ды управл ющего кода). В этом случае в группе из 7 разр дов единицы имеютс  в разр дах, где есть активные фронты в последовательности импульсов а и д (фиг. 5), т.е. в разр дах 1, 3, 5, 7, в разр де 4 - последовательность в (фиг. 5). Следовательно, по адресу 010 в блоке 2 посто нной пам ти записан операнд 0100010. Аналогично формируютс  группы и дл  других значений управл ющего кода, которые сведены в табл. 1.

Первоначально на информационный вход 14 поступает значение меньшего приращени , равное в двоичном представлении 11011.

В счетчике 4 запоминаютс  старшие 2 разр да Эолыиего приращени  11, а в регистре 5 - младшие 3 разр да большего приращени  011.

После этого на информационный вход 14 поступает значение управл ющего кода

01010. Старшие разр ды управл ющего кода 010 поступают на адресные входы блока 2 посто нной пам ти, а младшие разр ды 10 запоминаютс  в регистре 3. В соответствии с содержимым регистра 3 двоичный умножитель 6 в течение 4 интерпол ционных тактов формирует следующую последовательность импульсов: 1-й такт- 1; 2-й такт- 0; 3-й такт- 1; 4-й такт-0.

Последовательности г и д на диаграмме фиг. 5 соответствуют работе счетчика двоичного умножител  6, где утолщенной линией отмечены активные фронты,

В соответствии с табл. 1 с блока 2 посто нной пам ти выбираетс  операнд 0100010,

который запоминаетс  в регистре 9. Поскольку содержимое регистра 5 - ненулевое , то при поступлении сигнала на вход 16 устройства, к содержимому счетчика (равно 3) прибавл етс  единица, т.е. его содержимое становитс  равным 4. Таким образом, содержимое счетчика, равное 4, определ ет число интерпол ционных тактов, а содержимое регистра, равное 3, - число единиц в формируемой в последнем итерпол ционном такте группе шаговых приращений ведущей координаты.

В первом интерпол ционном такте на выходе 24 формируетс  многоразр дное приращение ведомой координаты, равное

0100010 1. Отмеченна  единица в младшем разр де сформирована двоичным умножителем 6.

Поскольку до последнего (четвертого) интерпол ционного такта отсутствует сигнал выборки кристалла блока 11 посто нной пам ти, то на его выходе в течение трех интерпол ционных тактов сформируетс  группа шаговых приращений ведущей координаты , равна  11111111.

В последнем интерпол ционном такте в

соответствии с содержимым регистра 5 равным 011 с блока 11 посто нной пам ти на выход 25 считываетс  следующа  группа шаговых приращений ведущей координаты

11100000, Карта прошивки блока 11 посто нной пам ти приведена в табл. 2. Наличие п ти нулей в приведенной группе приводит к обнулению соответствующих п ти разр дов группы шаговых приращений ведомой

координаты, формируема  на выходе 24.

Таким образом, в четвертом интерпол ционном такте многоразр дное приращение ведомой координаты становитс  равным

оюооооо:

Полученные данные за полный интерпол ционный цикл сведены в табл. 3.

На фиг. 6 приведен пример аппроксимации отрезка пр мой с , , многоразр днымиприращени ми , приведенными в табл. 3.

В качестве элементной базы интерпол тора используютс  серийно выпускаемые микросхемы серий 155, 555, 531, 589, 176 микросхемы.

Счетчик 4 может быть реализован различными способами, в частности в виде счетчика 35, который реализуетс  на микросхемах ИЕ7, и многовходового элемента ИЛИ 34, который реализуетс  на микросхеме ЛЕ6, ЛП4, ЛЛ11. Информационный выход счетчика 35 соединен с входами элемента ИЛИ 34. Импульс отрицательной пол рности сигнала переноса на входе элемента ИЛИ 34 возникает с по влением переднего фронта импульса на вычитающем входе счетчика, по которому содержимое счетчика становитс  равным нулю.

Регистры 3, 5 и 9 реализованы на микросхемах ТМ8, ИР2, ИР13.

В качестве дешифратора 7 может быть использован многовходовый элемент ИЛИ, который реализуетс  на микросхемах ЛЕб, ЛП4, ЛП11.

В качестве блоков 2 и 11 посто нной пам ти могут быть использованы микросхемы РЕ-3; в качестве блока вентилей - микросхемы ЛИ1, ЛИ5; в качестве триггеров 10 , 30-32 - микросхемы ТМ2, ТМ1 и т.д.;в качестве элементов 8, 28. 29, ЗЗИ - микросхемы ЛИ1, ЛИ5, ЛАЗ и т.д.; о качестве генератора импульсов - микросхемы 531АГ1, и качестве двоичного умножител  - микросхема К 155 ИЭ8.

Предлагаемый линейный интерпол тор обеспечивает более высокую точность аппроксимации по сравнению с устройством- прототипом. 8 устройстве-прототипе интерпол тор включает два двоичных умножител , -каждый из которых вносит с0ою по- грешность аппроксимации, В предлагаемом устройств используетс  только один дпомчнмй умножитель, образо- плиний отрезок пр мой задаетс  параметрически: ПП - К; МЛ - K(t).

Следовательно, по большой координате mpafmrunjiotcji функциональна  зависимости с погрешностью равной 0, э погрешность аппроксимации вносит только двоичный умножитель, формируюа ий импульсы по ведомой координате. Кроме того, в устройстве-прототипе импульсы по ведущей и ведомой координатам формируютс , не в каждом интерпол ционном такте, что приводит к наличию 4 возможных сочетаний

шаговых приращений: наличие шаговых приращений по ведущей и ведомой координате; отсутствие шаговых приращений по ведущей и ведомой координатам; наличие

шагового приращени  по ведущей координате и отсутствие шагового приращени  по ведомой координате; наличие шагового приращени  по ведомой координате и Отсутствие шагового приращени  по ведущей

координате.

В предлагаемом линейном интерпол торе импульсы по ведущей координате формируютс  в каждом такте, что приводит только к двум возможным сочетани м шаговых приращений по ведомой и ведущей координатам . За счет этого сформированный отрезок пр мой носит более сглаженный характер , при этом значительно улучшаетс  точность аппроксимации.

Предлагаемый линейный интерпол тор также обладает более высоким быстродействием в цикле интерпол ции. В устройстве- прототипе формируемые многоразр дные приращени  по ведущей и ведомой координатам содержат нулевые разр ды. Это не позвол ет достичь максимального быстро-- действи . Цикл интерпол ции таких интерпол торов дл  всех отрезков, независимо от их длины составл ет 2 У- разр дность интерпол тора, 2 - разр дность формируемых многоразр дных приращений . В предлагаемом устройстве цикл интерпол ции состоит в общем случае из БП/2 интерпол ционных тактов. Указанное позвол ет значительно повысить быстродействие интерпол тора.

Claims (2)

1. Формула изобретени  1, Цифровой линейный интерпол тор, содержащий блок управлени , блок посто нной пам ти управл ющего кода, первый триггер, регистр большего приращений, двоичный умножитель, выход которого соединен с информационным D-входом первого триггера, управл ющий С-вход которого

   соединен с управл ющим входом двоичного умножител  и с выходом задани  режима блока управлени , вход пуске которого соединен с входом пуска интерпол тора, стро- Оирующий выход которого соединен с

   сгробирующим выходом 0/юкп управлени , выход с i роба соединен с установочным уходом двоичного умножител  m-n старших разр дов информационного т-разр диого входа устройства соединены с адресными

   входами блока посто нной пам ти, управл ющего кода, где m - максимальна  разр дность большего приращени , выходы блока посто нной пам ти управл ющего кода соединены с информационными входами регистра большего приращени , выход конца интерпол ции интерпол тора соединен с первым выходом блока управлени , отличающийс  тем, что, с целью повышени  быстродействи  и точности аппроксимации интерпол тора, з него введены п-разр д- ный регистр и регистр дл  приема и хранени  остатка, счетчик, дешифратор, первый элемент И, блок посто нной пам ти приращени  ведущей координаты, блок век гилей, управл ющие входы которого соединены с выходами блока посто нной пам ти приращени  ведущей координаты, выходы которого соединены с 2т п-оазо дным выходом ведущей координаты интерпол тора , 2 - разр дный выход ведомой координаты интерпол тора соединен с выходами блока вентилей, разр д информационного входа блока вентилей соединен с выходом первого триггера, a разр дов инфор- мационного входа блока вентилей соедине- ны с выходами регистра большего приращени  , управл ющий вход которого соединен с входом записи управл ющего кода интерпол тора, вторым входом перво- го элемента И, входом записи управл ющего кода блока управлени  и управл ющим входом n-разр дного регистра, выходы которого соединены с информационными входами двоичного умножител , а информационные входы соединены с n-младшими разр дами информационного m-разр дного входа интерпол тора, вход записи большего приращени  которого соединен с входом записи счетчика и управл - ющим входом регистра дл  приема и хранени  остатка, информационные входы которого соединены с n-старшими разр дами информационного m-разр дного входа интерпол тора, информационные входы счетчика соединены с n-младшими разр дами информационного m-разр дного входа интерпол тора, выходы регистра дл  приема и хранени  остатка соединены с адрес

   Карт

   ными входами блока посто нной пам и приращени  ведущей координаты и с информационными входами дешифратора, выход которого соединен с первым входом первого элемента И, выход которого соединен с суммрующим входом счетчика, вычитающий вход которого соединен с четвертым выходом блока управлени , второй вход которого соединен с входом начальной установки интерпол тора, выход переноса счетчиков соединен q четверым входом блока управлени  и входом выборки кристалла блока посто нной пам ти приращени  ведущей координаты.
2. 2. Интерпол тор по п. 1, отличающийс  тем, что блок управлени  содержит второй, третий и четвертый элемент И, второй, третий и четвертый D-триггеры, генератор импульсов, пр мой выход которого соединен с управл ющим С-входом второго D-триггера и первым входом второго элемента И, второй вход которого соединен с вторым входом второго элемента И и выходом второго D-триггера, информационный D-вход которого соединен с выходом третьего D-триггера, управл ющий С-вход которого соединен с третьим входом блока управлени , первый выход которого соединен с выходом второго триггера, установочный R-вход которого соединен с установочным R-входом третьего О-триггера и выходом четвертого элемента И, первый вход которого соединен с вторым входом блока управлени , третий выход которого соединен с выходом четвертого элемента И. второй вход которого соединен с выходом четвертого D-триггера, установочный R-вход которого соединен с первым входом блока управлени , четвертый вход которого соединен с управл ющим С-входом четвертого D-триггера, информационный D-вход которого заземлен, инверсный выход генератора импульсов соединен с первым входом третьего элемента И, выход которого соединен с вторым выходом блока управлени , четвертый выход которого соединен с выходом второго элемента И.

   Т а б л и ц а 1

   прошивки блоца 2 посто нной пам ти

   Карта прошивки блока 11 посто нной пам ти

   Содержимое выходов 24 и 25 за полный интерпол ционный цикл

   2tf

   Таблица2

   ТаблицаЗ

   25

   Фиг.1

   . 23

   ВгчЗача c поиоащ. .,

   формирование g ryxsoam,enetu

   Фиг. 2

   23ч/-6789Юии 1 Н К Ј i Я 9

   На вход ffbffiopЈЈ %&Ј&&& К &&3D &