SU1619286A1 - Устройство дл сопр жени двух магистралей - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных (многопроцессорных ) системах дл  получени  доступа к общему раздел емому ресурсу магистралей, в протоколах обмена которых предусмотрен сигнал Ответ синхронизации по адресу. Целью изобретени   вл етс  сокращение аппаратурных затрат и повышение достоверности работы устройства путем уменьшени  числа соединений в нем шинно- организованных св зей. Цель достигаетс  введением в устройство, содержащее блок пам ти, четыре триггера, два коммутатора магистралей, два дешифратора зоны, регистр адреса, генератор импульсов, элемент НЕ, элемент ИЛИ и дев ть элементов И, дес того элемента И и элемента задержки. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных (многопроцессорных ) системах дл  получени  доступа к общему раздел емому ресурсу магистралей , в протоколах обмена которых предусмотрен сигнал Ответ синхронизации по адресу.

Цель изобретени  - сокращение аппаратурных затрат устройствао

На чертеже представлена блок-схема устройства о

Устройство содержит блок 1 пам ти , коммутаторы 2 и 3 магитралей, регистр 4 адреса, шины 5 и 6 ответа синхронизации по адресу, дешифраторы 7 и 8 зон, генератор 9 импульсов, третий 10, четвертый 11, первый 12 и второй 13 триггеры, первый 14, третий 15, п тый 16, второй 17, четвертый 18 и шестой 19 элементы И, элемент НЕ 20, шины 21 и 22 чтени , шины 23 и 24 записи, адресно-информационные шины первой 25 и второй 26 магистралей, шины 27 и 28 синхронизации , шины 29 и 30 синхронизации ответа первой и второй магистралей, седьмой 31 и восьмой 32 элементы И, элемент ИЛИ 33, элемент 34 задержки, дев тый 35 и дес тый 36 элементы И, узлы 37 и 38 выбора банка.

Устройство работает следующим образом .

Во врем  функционировани  обоих устройств в узлы 37 и 38 выбора банка на входы дешифраторов 7 и 8 зоны поступают разр ды адресов, определ ющих обращение к блоку 1 пам ти. В момент обращени  к данному блоку 1 по сигналам Синхронизаци  на шинах 27 и 28 триггеры 12 и 13 устан н- лнваютс  в разрешенное состо ние,

соответствующее запросу от данной магистрали, и удерживают этот запрос на входе соответствующего триггера 10 или 11 о

Срабатывание триггеров 10 и 11 происходит по фронту импульса, поступающего с выхода генератора 9 и элемента НЕ 20 соответственно. При срабатывании одного из указанных триггеров срабатывание другого запрещаетс  до установки в исходное состо ние первого сработавшего триггера Он устанавливаетс  в исходное состо ние после сн ти  сигнала с соответствующего выхода триггера 12 (13). Приоритет устройств случайный„ Одновременное срабатывание триггеров невозможно.

В момент срабатывани , например, триггера 10(11) открываютс  коммутаторы 2(3). При этом коммутаторы 2(3) работают на передачу информации в совмещенную магистраль,, Поэтому адрес который продолжает удерживатьс  в магистрали 25, поступает на вход регистра 4 адреса.

Сигнал с выхода триггера 10(11) поступает также на входы элементов И „14(17), 15(18),16(19), 35(36), 31(32) и на вход сброса триггера 11(10) На выходе элемента И 31(32) по вл етс  сигнал, так как на его обоих входах имеетс  разрешающий потенциале Этот сигнал через элемент ИЛИ 33 и элемент 34 задержки поступает в качестве синхросигнала на вход регистра 4о Так как к этому моменту благодар  элементу 34 задержки устанавливаетс  корректное значение адреса, он и будет зафиксирован в регистре 4 и подан на адресные входы блока 1 пам ти. Одновременно сигнал с выхода элемента 34 задержки поступает на входы элементов И 35 и 36 и да- лее на шины 5 и 6 Синхронизаци  ответа по адресу. Тогда по магистра ли 25(26) устройство, владеющее магистралью , посылает информацию и сопровождает ее сигналом Запись или выдает только сигнал |ГЧтение и ожидает поступлени  информации из блока 1 пам тио

Указанными сигналами определ етс  направление работы коммутаторов 2(3) а в блок 1 пам ти он поступает через элементы И 14(17) и 15(18). Информаци  поступает на информационные входы блока 1 пам ти, а окончание

5

Q 5

0 - 5

0 о п

5

5

цикла обмена сопровождаетс  подачей из блока 1 пам ти сигнала ответа син- хрони-i ации на входа элементов Л 16(19), а с них - на шины 29(30). В предлагаемом устройстве вс  адресна  информаци , за исключением . разр дов выбора банка, передаетс  по совмещенной магистрали, отсутствует коммутаци  многоразр дного адреса на адресных входах блока 1 пам ти , обеспечиваютс  требовани  обмена между магистрал ми и блоком 1 пам ти о

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  двух магистралей, содержащее блок пам ти, информационным входом-выходом соединенный с первыми информационными входами-выходами первого и второго коммутаторов магистралей, вторые информационные входы-выходы которых  вл ютс  соответствующими входами-выходами устройства дл  подключени  к адресно-информационным шинам первой и второй магистралей, регистр адреса, два дешифратора зоны, выходами соединенные соответственно с входами сброса первого и второго триггеров, третий триггер, синхровходом соединенный через элемент НЕ с синхровходом четвертого триггера и выходом генератора импульсов, элемент ИЛИ и дев ть элементов И, причем вход записи блока пам ти подключен к объединенным НОНТАЖНШ ИЛИ выходам первого и второго элементов Н, первые входы которых соединены соответственно с первыми входами направлени  обмена первого и второго коммутаторов магистралей и  вп ютс  соответствующими входами устройства дл  подключени  к шинам записи первой и втрой магистралей , вход чтени  блока пам ти соединен с объединенными МОНТАЖНЫМ. ИЛИ выходами третьего и четвертого

   элементов И, первые входы которых  вл ютс  соответствующими входами уст ройства дл  подключени  к ыинам чте ни  первой и второй магистралей и соединены соответственно с вторыми входами направлени  обмена первого и второго коммутаторов магистралей, выход синхронизации ответа блока па ,м ти соединен с первыми входами п того и шестого элементов И, выходы которых  вл ютс  соответствующими выходами устройства дл  подключени 

   к шинам синхронизации ответа первой и второй магистралей, отличающеес  тем, что, с целью сокращени  аппаратурных затрат устройства , в него введены дес тый элемент И и элемент .задержки, причем выходы первого и второго триггеров соединены соответственно с первыми входами седьмого и восьмого элементов И и информационными входами третьего и четвертого триггеров, выход третьего триггера соединен с вторыми входами первого, третьего, п того, седьмого элементов И и входом сброса четвертого триггера, выходом подключенного к вторым входам второго, четвертого, ше того и восьмого элементов II и входу сброса третьего триггера, выходы седьмого и восьмого элементов II соединены соответственно в первым и вторым входами элемента ШБ1, выходом подключенного через элемент задержки к синхро- входу регистра адреса и первым входам дев того и дес того элементов И, вторые входы которых соединены соответственно с выходами третьего и четвертого триггеров, а выходы  вл ютс  соответствующими выходами ройства дл  подключени  к шинам син-, хрониэации ответа по адресу первой и второй магистралей, выходы третьего и четвертого триггеров соединены соответственно с входами выборки первого и второго коммутаторов магистралей , информационные входы первого и второго дешифраторов зоны подключены соответственно к вторым информационным входам-выходам первого н

   5 второго коммутаторов магистралей, синхронизирующие входы которых  вл ютс  соответствующими входами устройства дл  подключени  к синхронизирующим шинам первой и второй магист-.

   0 тр.тлей и соединены соответственно с установочными входами первого и второго триггеров, адресный вход блока пам ти соединен с выходом регистра адреса, информационный вход кото5 рого соединен с информационным входом-выходом блока пам ти.

   15

   Я

   и гд