SU1619257A1 - Устройство дл вычислени суммы произведений - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных устройствах цифровой обработки инЛормации. Целью изобретени   вл етс  повышение точности вычислений. Устройство содержит регистр 1 данных, шину 2 данных, регистр 3 адреса, шину 4 адреса, блок 5 управлени , шину 6 управлени , шину 7 запроса, группу 8 регистров 9, группу 10 регистров 11, группы 12 блоков 13 промежуточных вычислений, много- входовый сумматор 14, регистр 15 результата , выход 16. 1 э.п, ф-лы, 3 ил, 2 табл. (Л

Description

динены с первыми выходами блоков про- дд коммутаторов соединены с выходами межуточных вычислений, управл ющие входы блоков промежуточных вычислений соединены с вторым выходом блока управлени , каждый блок промежуточных

соответствующих узлов инверсии и с вторыми входами соответствующих сх сравнени , выходы первой и второй схем сравнени  соединены с управл 

коммутаторов соединены с выходами

соответствующих узлов инверсии и с вторыми входами соответствующих схем сравнени , выходы первой и второй схем сравнени  соединены с управл ющи

вычислений содержит регистр, сумматор, входами соответствующих коммутаточетыре коммутатора, первый и второй элементы ИЛИ и элемент запрета, причем первые информационные входы первого и второго коммутаторов соединены с соответствующими информационны--- ми входами блока, отличающее с   тем, что, с целью повышени  точности вычислений, оно содержит регистры данных и адреса и две группы регистров, а каждый блок промежуточных вычислений содержит дополнительно два узла инверсии, три схемы сравнени , три элемента И, третий элемент ИЛИ, два элемента НЕ и элемент за0

5

ров, выходы которых соединены с входами третьей схемы сравнени , выход первой схемы сравнени  соединен с первыми входами первого, второго и третьего элементов И, выход второй схемы сравнени  соединен с входом первого элемента НЕ и с вторыми входами второго и третьего элементов И, выход третьей схемы сравнени  соединен с вторым входом первого и с третьими входами второго и третьего элементов И, при этом входы первого элемента И, первый и второй входы второго элемента И и второй вход третьего элемента И

 вл ютс  инверсными, выход первого элемента И соединен с первыми входами первого и второго элементов ИЛИ, выход первого элемента ПЕ соединен с вторым входом второго элемента ИЛИ и с входом второго элемента НЕ, выходы второго и третьего элементов И соединены с соответствующими входами первсг

го элемента ИЛИ, выход которого соеди-jQ нен с выходом триггера, а выход - со

нен с первым управл ющим входом третьего коммутатора, второй управл ющий вход которого соединен с выходом третьей схемы сравнени , выход второго

элемента ИЛИ соединен с первым управ- j тальные - с вторым выходом блока и с

л ющим входом четвертого коммутатора, второй управл ющий вход которого соединен с выходом второго элемента НЕ, первые, вторые, третьи и четвертые информационные входы третьего и чет- вертого коммутаторов попарно соединены с входами и выходами первого и второго узлов инверсии, выход третьего коммутатора соединен с информационным входом регистра и первым входом эле- мента запрета, второй вход которого соединен с выходом элемента задержки, а выход - с первым выходом блока промежуточных вычислений, третий выход которого соединен с выходом регистра, вход сдвига которого соединен с входом элемента задержки и с входом бло- ка, выход четвертого коммутатора сое

динен с первым входом сумматора, второй вход которого соединен с входом константы устройства, а выход - с вторым выходом блока.

Claims (2)

1 -v;«Ј -и; 6U,- v;

и;

925710

2. Устройство по п. 1, о т л н- чающеес  тем, что блок управлени  содержит генератор импульсов, элемент И, счетчик, три дешифратора, четыре элемента №11, элемент задержки и триггер, причем выход генератора импульсов соединен с первым входом элемента И, второй вход которого соедисчетным входом счетчика, выход которого соеди 1ен с входом первого дешифратора , первый выход которого соединен с шестым выходом блока, а освходами первого элемента ИЛИ, выход которого соединен с первым выходом блока, вход которого подключен к входам второго и третьего дешифраторов, первый и последний выходы которых соединены с входами триггера, остальные выходы второго дешифратора соединены с четвертым выходом блока и с входами второго элемента ИЛИ, остальные выходы третьего дешифратора соединены с п тым выходом блока и с входами третьего элемента ИЛИ, выходы второго и третьего элементов ИЛИ подключены к входам четвертого элемента ИЛИ, выход которого соединен с третьим выходом блока, и к входу элемента задержки, вы

ход которого соединен с шестым выходом блока, последний выход третьего дешифратора соединен с обнул ющим

входом счетчика.

Таблица 1

Фю.г

Таблица2

Фиг.З