[go: up one dir, main page]

SU1596335A1 - Устройство дл формировани контрольного кода по модулю два - Google Patents

Устройство дл формировани контрольного кода по модулю два Download PDF

Info

Publication number
SU1596335A1
SU1596335A1 SU884405260A SU4405260A SU1596335A1 SU 1596335 A1 SU1596335 A1 SU 1596335A1 SU 884405260 A SU884405260 A SU 884405260A SU 4405260 A SU4405260 A SU 4405260A SU 1596335 A1 SU1596335 A1 SU 1596335A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
input
group
inputs
register
Prior art date
Application number
SU884405260A
Other languages
English (en)
Inventor
Владимир Алексеевич Панюшкин
Юрий Владимирович Панюшкин
Николай Владимирович Мильчаков
Original Assignee
Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище Ракетных Войск Им.Маршала Советского Союза В.И.Чуйкова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище Ракетных Войск Им.Маршала Советского Союза В.И.Чуйкова filed Critical Пермское Высшее Военное Командно-Инженерное Краснознаменное Училище Ракетных Войск Им.Маршала Советского Союза В.И.Чуйкова
Priority to SU884405260A priority Critical patent/SU1596335A1/ru
Application granted granted Critical
Publication of SU1596335A1 publication Critical patent/SU1596335A1/ru

Links

Landscapes

  • Computer And Data Communications (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах сопр жени  цифровых вычислительных машин с внешними абонентами. Цель изобретени  - повышение быстродействи  устройства. Устройство содержит регистр 1, регистр 2 свдига, триггер 3, элементы ИЛИ 4, 5, элементы И 6, 7, блоки 8, 9 приоритета, группу N триггеров 10, группы N И элементов 11-13, группу N ИЛИ элементов 14. Контролируемый код записываетс  на регистр 1. Первый блок 8 приоритета выдел ет крайнюю правую единицу контролируемого кода и с помощью элементов И 12 записываетс  единица в соответствующий разр д регистра 2 сдвига. Второй блок 9 приоритета выдел ет крайнюю левую единицу контролируемого кода и через элементы И 13 устанавливаетс  в единичное состо ние соответствующий триггер 10. Начинаетс  продвижение "единицы" по регистру 2 сдвига, сопровождающеес  по влением единичных сигналов на нулевых входах триггеров 10. По обнулении соответствующего триггера 10, установленного в единичное состо ние элементом И 13, формируетс  единичный сигнал на выходе 20 устройства, а с выхода 19 устройства снимаетс  контрольный код по модулю два. Количество тактов, необходимое дл  формировани  контрольного кода по модулю два, равно числу разр дов между крайними "единицами" кода. 1 ил.

Description

Изобретение относитс  к авт1)матике и вычислительной технике и может быть использовано в устройствах сопр жени  цифровых вычислительных машин с внешними абонентами.
Цель изобретени  - повышение быстродействи  устройства.
На чертеже привед ена функциональна  схема устройства,
На схеме обозначены регистр 1, регистр 2 сдвига, триггер 3. элементы ИЛИ 4 и 5, элементы И 6 и 7, блоки 8 и 9 приоритета, группа триггеров 10, группы элементов И 11-13, группа элементов ИЛИ 14, информационный вход 15 устройства, установочный вход 16 устройства, тактовый вход 17 устройства , запуска устройства, выход 19 контрольного кода устройства, выход 20 окончани  формировани  контрольного кода устройства, группы элементов И 21 блоков 8 и 9 приоритета, группы элементов НЕ 22 блоков 8 и 9 приоритета и вход 23 записи контролируемого кода устройства.
Регистр 1 обеспечивает хранение контролируемого п-разр дного кода, принимаемого в устройство по входу 15.
Блок 8 приоритета предназначен дл  выделени  крайней слева единицы а слове, хран щемс  в регистре 1, и ее пересылку через вторую группу элементов И 12 в соответствующий разр д регистра 2 сдвига.
Блок 9 приоритета служит дл  выделени  крайней справа единицы в слове, хран щемс  в регистре 1, и ее пересылку через третью группу элементов И 13 в соответствующий триггер 10 группы.
Первый элемент ИЛИ 4 при единичном состо нии любого из триггеров 10 группы разрешает прохождение тактовых импульсов с входа 17 через первый элемент И 6 на тактовый вход регистра 2 сдвига, а при их нулевом состо нии разрешает прохождение через второй элемент И 7 на выход 20 сигнала окончани  формировани  контрольного кода.
Регистр 2 сдвига обеспечивает сдвиг единицы от разр да, в котором записана перва  слева единица в регистре 1, до разр да , в котором в регистре 1 записана последн   справа единица. При сдвиге единицы сигналы с выходов регистра 2 сдвига через элементы ИЛИ 14 группы последовательно подаютс  на входы установки в О триггеров 10 группы.
Перва  группа элементов И 11 служит дл  формировани  единичных сигналов через второй элемент ИЛИ 5 на счетный вход триггера 3 при совпадении единичных кодов в одноименных разр дах регистра 1 и
регистра 2 сдвига в процессе сдвига единичного кода в регистре 2 сдвига.
При подаче сигнала на вход 16 обеспечиваетс  приведение в исходное состо ние триггеров 10 группы, регистров 1 и 2 и триггера 3.
Сигнал на входе 18 разрешает пересылку единицы из блока 8 приоритета в регистр 2 сдвига и единицы из блока 9 приоритета на единичный вход соответствующего триггера 10 группы. По окончании работы устройства на выходе 19 формируетс  контрольный код.
Устройство работает следующим образом .
По сигналу начальной установки на входе 16 устройства происходит обнуление регистра 1, регистра 2 сдвига, триггера 3 и триггеров 10 группы. По сигналу на входе 23 записи контролируемого кода устройства в регистр 1 через информационный вход 15 устройства записываетс  контролируемый код. Блок 8 приоритета определ ет самую левую единицу в контролируемом коде, а блок 9 приоритета - самую правую единицу. Блоки 8 и 9 приоритета работают одинаково .
Рассмотрим выделение самой левой единицы. Если единица находитс  в самом левом разр де, то она проходит на выход блока 8 приоритета и через первый элемент НЕ 22.1 на вторые входы всех элементов И 21, прохождение через них на выход блока 8 приоритета других единиц. Если в.первом разр де записан нуль, то он, пройд  через элемент НЕ 22.1, разрешает прохождение единицы через первый элемент И 21.1 при наличии единицы на его первом входе. Сигнал с выхода первого элемента И 21.1, пройд  через второй элемент НЕ 22.2, закрывает все оставшиес  элементы И 21 {21.2-21.(п-1))ит.д. Таким образом, на выход блока 8 приоритета проходит единица первого слева, отличного от нул  разр да.
По сигналу запуска, подаваемому по входу 18 устройства, единица с одного из выходов блока 8 приоритета записываетс  через соответствующий элемент И 12 второй группы в регистр 2 сдвига, а единица с одного из выходов блока 9 приоритета через соответствующий элемент И 13 третьей группы устанавливает триггер 10 группы, соответствующий разр ду контролируемого кода, в котором записана последн   справа единица, в единичное состо ние. При этом выходным сигналом этого триггера через первый элемент ИЛ И 4 открываетс  первый элемент И 6 и сигналы тактовой частоты с входа 17 устройства поступают на тактовый вход регистра 2 сдвига. Сдвиг единицы в
регистре 2 сдвига происходит до тех пор, пока выходным сигналом с соответствующего разр да регистра 2 с сдвига не будет установлен через элемент ИЛИ 14 группы в нулевое состо ние триггер, находившийс  в единичном состо нии. При этом на выходе элемента ИЛИ 4 устанавливаетс  нулевое значение сигнала, которое запрещает прохождение тактовых сигналов через элемент И 6 с тактового входа 17 устройства. Одновременно открываетс  элемент И 7 и на выходе 20 устройства по вл етс  сигнал окончани  формировани  контрольного кода . Устройство готово к приему следующего кода.
В формировании контрольного кода на выходе 19 принимает участие в процессе сдвига единицы в регистре 2 сдвига перва  группа элементов И 11, каждый из которых сравнивает содержимое одноименных разр дов регистра 1 и регистра 2 сдвига. При наличии единиц в одноименных разр дах через элемент ИЛИ 5 на счетный вход триггера 3 подаетс  управл ющий сигнал, перевод щий триггер 3 в противоположное состо ние. После окончани  сдвига единицы в регистре 2 сдвига триггер 3 содержит ||сонтрольный код, который выдаетс  на выход 19 устройства.
Таким образом, предлагаемое устройство обеспечивает формирование контрольного кода без пересылки контролируемого кода в регистр сдвига.

Claims (1)

  1. Формула изобретени 
    Устройство дл  фоТзмировани  контрольного кода по модулю два, содержащее регистр, регистр сдвига, два-блока приоритета , два элемента И, два элемента ИЛИ и триггер, причем первый вход первого элемента И и пр мой вход второго элемента И подключень к тактовому входу ycтpoйctвa, выход первого элемента ИЛИ соединен с вторым входом первого элемента И и с.инверсным входрм второго элемента И, выход которого  вл етс  выходом окончани  формировани  контрольного кода устройства, выход первого элемента И соединен с тактовым входом регистра сдвига, установочные входы регистра, регистра сдвига и нулевой вход триггера подключены к установочному входу устройства, выход триггера  вл етс  выходом контрольного кода устройства, информационный вход регистра  вл етс  информационным входом устройства , тактовый вход регистра  вл етс  входом записи контролируемого кода устройства , отличающеес  тем, что, с целью повышени  быстродействи  устройства в него введены группа триггеров, три группы элементов И и группа элементов ИЛИ, причем выходы регистра соединены с первыми входами соответствующих элементов И первой группы и соответствующими информационными входами первого и второго блоков приоритета, выходы первого блока приоритета соединень с первыми входами соответствующих элементов И второй группы,, выходы которых соединены с соответствующими информационными входами регистра сдвига, выходы которого соединены с вторыми входами соответствующих элементов И первой группы и первыми входами соответствующих элементов ИЛИ группы, вторые входы которых подключены к установочному входу устройства , выходы элементов И первой группы соединены с входами второго элемента ИЛИ, выход которого соединен со счетным входом триггера, выходы элементов ИЛИ группы соединены с нулевыми входами соответствующих триггеров группы, пр мые выходы которых соединены с соответствующими входами первого элемента ИЛИ, выход второго блока приоритета соединены с первыми входами соответствующих элементов И третьей группы, выходы которых соединены с единичными входами соответствующих триггеров группы, вторые входы, элементов И второй и третьей групп подключены к входу запуска устройства.
SU884405260A 1988-04-06 1988-04-06 Устройство дл формировани контрольного кода по модулю два SU1596335A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884405260A SU1596335A1 (ru) 1988-04-06 1988-04-06 Устройство дл формировани контрольного кода по модулю два

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884405260A SU1596335A1 (ru) 1988-04-06 1988-04-06 Устройство дл формировани контрольного кода по модулю два

Publications (1)

Publication Number Publication Date
SU1596335A1 true SU1596335A1 (ru) 1990-09-30

Family

ID=21366673

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884405260A SU1596335A1 (ru) 1988-04-06 1988-04-06 Устройство дл формировани контрольного кода по модулю два

Country Status (1)

Country Link
SU (1) SU1596335A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР N: 530332,кл. G 06 F11/10. 1975.Авторское свидетельство СССР № 1310824.кл. G 06 F11/10, 1986. *

Similar Documents

Publication Publication Date Title
US3478325A (en) Delay line data transfer apparatus
SU1596335A1 (ru) Устройство дл формировани контрольного кода по модулю два
SU1683017A1 (ru) Устройство дл формировани контрольного кода по модулю два
JPS5941336B2 (ja) バツフアメモリ装置
SU1695289A1 (ru) Устройство дл вычислени непрерывно-логических функций
SU1411738A1 (ru) Цифровой функциональный преобразователь
SU583424A1 (ru) Устройство дл сопр жени
SU1037258A1 (ru) Устройство дл определени количества единиц в двоичном коде
SU1695305A1 (ru) Устройство дл формировани контрольного признака
SU1278863A1 (ru) Устройство дл сопр жени абонентов с ЦВМ
SU1293844A1 (ru) Устройство дл преобразовани кодограмм
SU494745A1 (ru) Устройство дл синтеза многотактной схемы
SU1241232A2 (ru) Устройство дл подсчета числа нулей в двоичном коде
SU1509992A1 (ru) Устройство дл цифровой магнитной записи
SU1580342A1 (ru) Устройство дл вывода информации
SU1508218A1 (ru) Устройство дл сопр жени абонента с каналом св зи
SU1667066A1 (ru) Устройство дл масштабировани чисел
SU1550518A1 (ru) Устройство дл обслуживани запросов
SU1642526A1 (ru) Устройство дл сдвига и преобразовани информации
SU1310824A1 (ru) Устройство формировани контрольного кода по модулю два
SU1488833A1 (ru) Блок формирования адресов для преобразования уолша (54)
SU1374413A1 (ru) Многоканальный программируемый генератор импульсов
SU1302280A1 (ru) Устройство дл обслуживани запросов
SU1269128A1 (ru) Устройство дл случайного перебора перестановок
SU1310898A1 (ru) Запоминающее устройство