SU1569940A1 - Цифровой фазовый дискриминатор - Google Patents

Abstract

Изобретение относитс  к измерительной технике и может быть использовано в устройствах фазовой автоподстройки частоты при синхронизации систем св зи. Цель изобретени  - повышение точности детектировани . Цифровой фазовый дискриминатор (ЦФД) содержит входной коммутатор 1, делители частоты с переменным коэффициентом делени  /ДПКД/ 2 и 4, релейно-фазовый детектор (РФД) 3, блок 5 управлени  режимами, вычитатель. Поставленна  цель достигаетс  введением входного коммутатора 1, подключением его к ДПДК 1, к блоку 5, к вычислителю 6, подключением последнего к ДПДК 4

выполнением блока 5 управлени  режимами из RS-триггера, инверсный выход которого подключен к C-входу D-триггера, D-вход которого подключен к его инверсному выходу. ЦФД по п.2 отличаетс  выполнением входного коммутатора 1 из элемента И, двух элементов ИЛИ, двух D-триггеров, трех инверторов и соединением между собой, приводитс  выполнение РФД 3 из дес ти элементов И-НЕ, четырех инверторов. 1 з.п. ф-лы, 6 ил.

Description

( Пуск )

ОП

Фиг.З

Claims (2)

1. ⁴⁵ Ф о р м У л а и з о б р е т е н и я

   1 о Цифровой фазовый дискриминатор» содержащий последовательно соединен ные первый делитель частоты с переменным коэффициентом деления, фазовый детектор и блок управления режимами, вторс-й вход которого соединен с вто- рым выходом фазового детектора,- а так же вычислитель и второй делитель частоты с переменным коэффициентом деле55 менным коэффициентом деления и первым выходом блока управления режимами, второй выход которого соединен с . входом сброса вычислителя, выход которого является выходом цифрового фазового дискриминатора, входом дополнительного сигнала которого является вход второго делителя частоты с переменным коэффициентом деления, о т~ л и ч а го щ и й с я тем, что, с целью повышения точности детектирования, введен входной коммутатор, первый и второй входы которого являются входами опорного и измеряемого сигнала цифрового фазового дискриминатора соответственно, причем вход первого делителя частоты с переменным коэффициентом деления соединен с выходом входного коммутатора, управляющий вход которого соединен с вторым выходом блока управления режимами, первый вькод которого соединен с управляющим входом вычислителя, счетный вход которого соединен с выходом второго делителя частоты с переменным коэффициентом деления, при этом блок управления режимами состоит из RSтриггера, S и R-входы которого являются соответственно первым и вторым входами блока управления режимами, вторым выходом которого является прямой выход RS-триггера, инверсный вы- , ход которого подключен к С-входу Dтриггера, D-вход которого подключен к его инверсному выходу, прямой выход D-триггера является первым выходом блока управления режимами.
2. 2. Дискриминатор по п₀1, о т личающийся тем, что входной коммутатор содержит элемент И, выход которого является выходом входного коммутатора, первый и второй элементы ИЛИ, выходы которых соединены с первым и вторым входами элемента И соответственно , первый и второй D-триггеры, первый, второй и третий инверторы, вход первого из которых является входом опорного сигнала цифрового фазового дискриминатора и соединен с первым входом второго элемента ИЛИ, вход второго инвертора является входом измеряемого сигнала цифрового фазового дискриминатора и соединен первым входом первого элемента ИЛИ ния, выход которого соединен с вторым входом фазового детектора, а управляющий вход соединен с управляющим вхо второй вход которого соединен с инверсным выходом первого D-триггера синхронизирующий.вход которого соеди пен с выходом первого инвертора, а информационный вход первого D-триггера, соединенный с его входом сброса, является управляющим входом входного коммутатора и соединен с входом треть его инвертора, выход которого соеди нен с информационным входом и входом сброса второго D-триггера, синхронизирующий вход и инверсный выход которого соединены с выходом второго инвертора и вторым входом второго элемента ИЛИ соответственно.