SU1541607A1 - Устройство дл обнаружени пакетных ошибок - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в запоминающих устройствах с последовательным доступом повышенного быстродействи  дл  обнаружени  пакетных ошибок. Цель изобретени  - повышение быстродействи  устройства. Устройство дл  обнаружени  пакетных ошибок содержит преобразователь 1 кодов, блок 2 синхронизации, блок 3 формировани  типа ошибки, блок 4 сравнени , счетчик 5, вычислитель 6 адреса пакета ошибки, регистр 7 и дешифратор 8. 4 ил.

Description

Фиг.1

Изобретение относитс  к вычислительной технике и может быть использовано в запоминающих устройствах с последовательным доступом повышенно- го быстродействи  дл  обнаружени  пакетных ошибок.

Цель изобретени  - повышение быстродействи  устройства.

На фиг. 1 изображена функциональ- на  схема устройства; на фиг. 2 - функциональна  схема блока синхронизации; на фиг. 3 - функциональна  схема блока формировани  типа ошибки; на фиг. 4 - функциональна  схема преобразовани  кодов.

Устройство дл  обнаружени  пакетных ошибок (фиг. 1) содержит преобразователь 1 кодов, блок 2 синхронизации , блок 3 формировани  типа ошибки, блок 4 сравнени , счетчик 5, вычислитель 6 адреса пакета ошибки, регистр 7 и дешифратор 8.

Кроме того, устройство имеет информационный вход 9, вход 10 выбора режима, вход 11 начальной установки и вход 12 синхронизации, информационные выходы 13-16 и управл ющие выходы 17-19.

Блок синхронизации (фиг. 2) содер- жит счетчик 20, дешифратор 21, элементы И 22 к .23, НЕ 24 и ИЛИ 25.

Блок формировани  типа ошибки (фиг. 3) содержит элементы ШШ-НЕ 26, ИЛИ 27, НЕ 28, И 29 и 30 и триггеры 31 и 32.

Преобразователь кодов (фиг. 4) содержит элементы НЕ 33 и 34, И-ИЛИ 35, И 36, сумматоры 37-41 по модулю два и триггеры 42-58.

Устройство работает следующим образом .

Перед приемом информации при кодировании и декодировании по входу начальной установки 11 происходит обнуление триггеров 43-58 преобразовател  1 кода, блока 2 синхронизации, блока 3 формировани  тина ошибки, счетчика 5, регистра 7.

В качестве примера приведена структура преобразовател  кода, реализующего кодирование/декодирование информации на основе кода Файра, задаваемого полиномом Р(х((хм + 1) (х5+ха+1) . Этот код позвол ет обнаруживать 4-разр дные пакеты ошибок. Длина кода п 341 бит, количество проверочных разр дов 16. Количество триггеров соответствует количеству проверочных раз-

Q 5

0

5

0

5

0

5

0

5

р дов, сумматоры 37-41 располагаютс  после тех триггеров, которые соответствуют ненулевым степен м х в полиноме . Перва , втора  и четверта  части преобразовател  кода выполн ют функции индикатора ошибки, треть  - триггеры 50-49 - предназначена дл  хранени  пакета ошибки после его обнаружени .

При кодировании информаци  по входу 9 поступает в преобразователь 1 кода, который осуществл ет формирование избыточных разр дов кода путем делени  принимаемой информации на полином Р(х). Кодирование сопровождаетс  подачей тактовых импульсов от блока 2. Впервые 341-16 325 тактов сдвиг информации в преобразователе 1 кода происходит при замкнутой обратной св зи. По окончании приема информации сигнал со счетчика 20 через дешифратор 21 закрывает элемент И-ШШ 32, обратна  св зь размыкаетс , и полученные контрольные разр ды по выходу 15 устройства сдвигаютс  и передаютс  на внешний накопитель. Через 341 такт работа устройства прекращаетс , поскольку элемент И 22 закрыт сигналом с второго выхода дешифратора 21.

При декодировании информаци  поступает в преобразователь 1 кода, где снова производитс  деление на порождающий полином. После того, как прин ты все 341 разр дов, блок 3 фор мировани  типа ошибки производит анализ содержимого триггеров 43-50. Если все триггеры в нуле, на выходе триггера 32 О, что означает, что ошибки нет. Если хот  бы один из триН геров 43-58 в 1, триггер 32 устанавливаетс  в 1, т.е. в прин той информации содержитс  ошибка.

Но сигналу с триггера 32 содержимое триггеров 54-58 по выходам d записываетс  в регистр 7, сдвиг информации в преобразователе 1 кода продолжаетс  подачей тактовых импульсов через элемент И 23.

С момента получени  сигнала об ошибке идет подсчет тактовых импульсов в счетчике 5. Это продолжаетс  до тех пор, пока блок 4 сравнени  выработает сигнал совпадени  содержимого триггеров 43-47 и 54-58, а элемента ИЛИ-НЕ 26 зафиксирует нулевое содержимое триггеров 48 и 49 (это означает , что ошибка зафиксирована). Если этого не произойдет за 11 тактов (), с дешифратора 8 по выходу 19 будет передан сигнал наличи  некорректирующей ошибки.

Если ошибка зафиксирована, на выходе триггера 31 устанавливаетс  1. По этому сигналу прекращаетс  подсчет импульсов в счетчике 5 и сдвиг информации в преобразователе 1 кода. Содержимое счетчика 5 передаетс  по выходам 14, оно определ ет номер первого ошибочного разр да в секторе j и составл ет первую группу адресных входов вычислител  6, реализованного на основе посто нного ЗУ. Триггеры 50-53 содержат пакет Ь(х), который передаетс  по выходам 16 устройства. Выходы регистра данных 7 содержат синдром ошибки S(x). На выходе вычислител  6 формируетс  номер сектора, содержащего пакет ошибки, представл ющий собой результат умножени  S(x)(x) , где (х) их есть полиномы, обратные Ь(х) и х, т.е. Ь(х) (х)1, по модулю

+Х2+1.

х +

Таким образом, обнаружение пакета ошибки и его положени  происходит за (с-1)-й такт работы регистра сдвига плюс врем  обращени  к ПЗУ.

Claims (1)

1. Формула изобретени 

   Устройство дл  обнаружени  пакетных ошибок, содержащее преобразователь кодов, первый вход которого  вл етс  первым информационным входом устройства , блок сравнени , первые выходы преобразовател  кодов соединены с первыми входами блока сравнени ,

   вторые выходы преобразовател  кодов соединены с первыми входами вычисли-

   ,тел  адреса пакета ошибки, выходы которого  вл ютс  первыми информационными выходами устройства, первый вход счетчика  вл етс  входом начальной установки устройства, выход счетчика - вторым информационным выходом устройства, отличающеес  тем, что, с целью повышени  быстро-

   0

   5

   0

   5

   0

   5

   0

   5

   0

   действи  устройства, в него введены блок синхронизации, регистр, дешифратор и блок формировани  типа ошибки , первый и второй выходы блока синхронизации соединены соответственно с вторым входом счетчика и первым входом блока формировани  типа ошибки , первый и второй выходы которого соответственно со единены с вторым входом блока сравнени  и с первыми входами блока синхронизации и регистра и с вторыми входами блока синхронизации и вычислител  адреса пакета ошибки и  вл ютс  первым и вторым управл ющими выходами устройства соответственно , третьи выходы преобразовател  кодов соединены с вторыми входами блока формировани  типа ошибки и регистра и с третьими входами блока сравнени , выход которого соединен с третьими входами блока формировани  типа ошибки, четвертые и п тые входы которого подключены соответственно к первым и вторым выходам преобразовател  кодов, четвертые выходы которого соединены с шестыми входами блока формировани  типа ошибки , выходы регистра соединены с третьими входами вычислител  адреса пакета ошибки, четвертые входы которого и входы дешифратора подключены к выходам счетчика, третий и четвертый выходы блока синхронизации соединены соответственно с вторым и третьим входами преобразовател  кодов, четвертый вход которого  вл етс  входом выбора режима устройства, п тый вход преобразовател  кодов, седьмой вход блока формировани  типа ошибки и третьи входы блока синхронизации и регистра данных объединены и подключены к входу начальной установки устройства , четвертый вход блока синхронизации  вл етс  входом синхронизации устройства, п тый и вторые выходы преобразовател  кодов и выход дешифратора  вл ютс  соответственно третьим и четвертыми информационными выходами и третьим управл ющим выходом устройства.

   Кбл.1 К5л.З

   Фиг. 2

   фиг.З

   f