Claims (1)
Формула изобретенияClaim
Устройство для вычисления функции z=^x2 +у2‘, содержащее первый, второй и третий коммутаторы, первую и вторую ,схемы сравнения и сумматор—вычитатель, первый и второй входы которого подключены к выходам соответственно второго и третьего коммутаторов, отличающееся тем, что, с целью повышения производительности при одновременном упрощении устройства, оно содержит с первого по четвертый регистры и блок управления, содержащий два триггера и три элемента И, причем информационный вход устройства соединен с первым входом первой схемы сравнения, первым информационным входом первого коммутатора и информационным входом первого регистра, выход которого подключен к второму входу первой схемы сравнения, перво му входу второй схемы сравнения и второму информационному входу первого коммутатора, выход которого через второй регистр соединен со сдвигом на один разряд влево с вторым входом второй схемы сравнения, а со сдвигом на три разряда вправо — с первым информационным входом второго коммутатора и с входом третьего регистра, выход которого со сдвигом на четыре; разряда вправо подключен к второму информационному входу второго коммутатора, а со сдвигом на ноль, один, два, и три разряда вправо - соответственно к информационным входам, с первого по четвертый, третьего коммутатора, выход сумматора-вычитателя соединен с входом четвертого регистра, выход которого является выходом устройства и подключен к третьему информационному входу второго коммутатора, первый и второй входы блока управления являются входом начальной установки и синхровходом устройства и подключены к входу установки в 0 и счетному входу первого триггера, прямой выход которого соединен с первым входом первого элемента И и синхровходом второго триггера, а инверсный выход - с первыми входами второго и третьего элементов И и является первым выходом блока управления, второй и третий выходы которого соединены соответственно с выходами первого и второго элементов И и являются управляющими входами первого регистра и первого коммутатора соответственно, выход первой схемы сравнения соединен с вторыми входами первого и второго элементов И и является третьим входом блока управления, четвертый вход которого соединен с информационным входом второго триггера и является выходом второй схемы сравнения, прямой выход первого триггера и выход третьего элемента И являются четвертым и пятым выходами блока управления и соединены с первым и вторым управляющими входами второго коммутатора, инверсный выход второго триггера соединен с вторым входом третьего элемента И, первый и пятый выходы блока управления соединены с первым и вторым управляющими входами третьего коммутатора, четвертый выход блока управления подключен к управляющему входу сумматора-вычитателя и третьеίго коммутатора соответственно.A device for calculating the function z = ^ x 2 + y 2 ', containing the first, second and third switches, the first and second, comparison circuits and an adder-subtracter, the first and second inputs of which are connected to the outputs of the second and third switches, respectively, characterized in that, in order to increase productivity while simplifying the device, it contains first to fourth registers and a control unit containing two triggers and three AND elements, the information input of the device being connected to the first input of the first comparison circuit, the first information input of the first switch and the information input of the first register, the output of which is connected to the second input of the first comparison circuit, the first input of the second comparison circuit and the second information input of the first switch, the output of which is connected through the second register with a shift by one bit to the left with the second input of the second comparison schemes, and with a shift of three digits to the right - with the first information input of the second switch and with the input of the third register, the output of which is shifted by four; the discharge to the right is connected to the second information input of the second switch, and with a shift of zero, one, two, and three bits to the right, respectively, to the information inputs, from the first to the fourth, third switch, the output of the adder-subtractor is connected to the input of the fourth register, the output of which is the output of the device and is connected to the third information input of the second switch, the first and second inputs of the control unit are the input of the initial installation and the clock input of the device and are connected to the installation input at 0 and counting the first trigger, the direct output of which is connected to the first input of the first element And and the sync input of the second trigger, and the inverse output to the first inputs of the second and third elements And is the first output of the control unit, the second and third outputs of which are connected respectively to the outputs of the first and second elements And are the control inputs of the first register and the first switch, respectively, the output of the first comparison circuit is connected to the second inputs of the first and second elements And is the third input of the unit the circuit, the fourth input of which is connected to the information input of the second trigger and is the output of the second comparison circuit, the direct output of the first trigger and the output of the third element And are the fourth and fifth outputs of the control unit and are connected to the first and second control inputs of the second switch, the inverse output of the second trigger is connected with the second input of the third element And, the first and fifth outputs of the control unit are connected to the first and second control inputs of the third switch, the fourth output of the control unit is connected is connected to the control input of the adder-subtractor and the third switch, respectively.
I /ri Jri % fr, ™ __I LJ Ι_ΓΊ—w nI / r i Jr i% fr, ™ __I LJ Ι_ΓΊ — wn
19 —ГП—ГП—Г!—'?19 — GP — GP — G! - '?
to—I I—I I—I 1—«to — I I — I I — I 1— “
11--------—-----------„o'tf ig LJ11 --------—----------- „o'tf ig LJ
в) При 19 и 10-1 Фиг. ic) At 19 and 10-1 of FIG. i