SU1536374A1 - Устройство дл умножени чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ дл  быстрого выполнени  операций умножени  и вычислени  суммы парных произведений чисел, представленных в любой позиционной системе счислени . Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обеспечени  умножени  чисел разр дностью N*98N и вычислени  суммы парных произведений. Введение в устройство, содержащее регистр 1 множимого, блоки 2 вычислени  разр дных значений произведени , буферные регистры первой 3 и второй 4 групп, блока 6 задержки и коммутатора 5 с соответствующими св з ми позволило вычисл ть произведение чисел переменной длины и сумму парных произведений N-разр дных чисел с незначительными аппаратурными затратами. Кроме того, устройство имеет однородную структуру, что дает возможность эффективно его использовать при применении БИС и СБИС. 1 з.п. ф-лы, 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ в системах дл  выполнени  умножени  и вычислени  суммы парных произведений чисел, представленных в любой позиционной системе счислени  .

Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  умножени  чисел разр дностью и вычислени  суммы парных произведений.

На фиг. 1 приведена функциональна  схема устройства дл  умножени  чисел; на фиг. 2 - функциональна  схема блока задержки.

Устройство (фиг. 1) содержит п- разр дный регистр 1 множимого, п блоков 2 вычислени  разр дных значений произведени , п буферных регистров 3 первой группы, и буферных регистров., 4 второй группы, коммутатор 5 и блок 6 задержки,, вход 7 коррекции устройства , первый 8 управл ющий вход устройства , входы 9 и 10 множител  и множимого устройства, второй управл ющий вход 11 устройства, выход 12 устройства.

Блок 6 задержки (Лиг. 2) содержит K.n-разр дных регистров 13 и (К-1) коммутаторов 14.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства .

СП

ОЭ

сг

GO

Јь

Регистр 1 множимого предназначен дл  хранени  значени  п разр дов множимого . Регистры 3 и 4 предназначены дл  хранени  значени  соответственно старшего и младшего разр дов разр дных произведений, формируемых блоками 2.

Блоки 2 предназначены дл  вычислени  значений разр дных произведений по формуле

F + А + В,

где X, Y А, В

соответствующие разр ды сомножителей; разр дные слагаемые, поступающие на входы первого и второго слагаемых блока 2.

Блоки 2 могут быть реализованы самыми различными методами и средствами в зависимости от требований к быстродействию, регул рности структуры и т.д., в частности возможно вы- полнение в виде посто нного запоминающего , устройства (ПЗУ) или в виде комбинационных схем, синтез которых может быть произведен любым из известных методов по таблице истинного функционировани  блока.

Коммутатор 5 предназначен дл  подачи на вход второго слагаемого п-го блока 2 информации либо с входа 7 коррекции устройства, либо с выхода блока 6 задержки в зависимости от сигнала на его управл ющем входе.

Блок 6 задержки предназначен дл  хранени  разр дов суммы частичных произведений, используемых при умножении сомножителей разр дностью N n т.е. разр дностью до (К+1)-п, а также дл  хранени  разр дов суммы .парных произведений n-разр дных сомножителей при вычислении суммы парных произведений. 3 зависимости от разр дности сомножителей на вход записи блока 6 подаетс  сигнал, устанавливающий необходимую задержку информации перед ее выдачей дл  подсуммиро-- вани  в блоках 2 при выполнении данной функции. Возможна различна  реализаци  блока 6 задержки.

Регистры 13 блока 6 предназначены дл  хранени  значени  разр дов суммы частичных произведений при умножении чисел разр дностью N n и дл  хранени значени  разр дов суммы парных произведений при выполнении устройством

0

5

0

0

5

5

0

5

0

5

соответствующей функции. На фиг. 2 в цел х упрощени  не показаны цепи синхронизации , разрешени  записи и установки в нулевое состо ние, однако одинаковые по функциональному назначению цепи  вл ютс  общими дл  всех регистров 13, а также дл  регистров 3 и 4.

Коммутаторы 14 предназначены дл  подачи на вход соответствующего регистра 13 информации со своих первых либо вторых информационных входов в зависимости от сигнала на их управл ющих входах.

Рассмотрим работу устройства дл  следующих случаев: умножение п-раз- р дных сомножителей; умножение сомножителей разр дностью вычисление , суммы парных произведений п-раз- р дных сомножителей.

Устройство работает следующим образом .

В исходном состо нии регистры 3 и 4 и регистры блока 6 обнулены.

В регистре 1 хранитс  без знака n-разр дное значение множимого.

На первый управл ющий вход 8 устройства подан потенциал, настраивающий коммутатор- 5 на передачу информации с входа 7 коррекции устройства. Умножение осуществл етс  за 2п тактов .

В каждом из п первых тактов работы устройства на его вход 9 поступает по одному разр ду значение множител , начина  с младшего разр да. При этом в i-м блоке 2 производитс  умножение разр да множител , поступающего на его вход множител  с входа 9 множител  устройства, на 1-й разр д множимого , поступающего на его вход множимого с выхода 1-го разр да регистра 1 множимого, и прибавление к младшему разр ду получившегос  при этом произведени  через входы первого и второго слагаемых блока 2 старшего разр да произведени  1-го блока 2, сформированного в предыдущем такте и хранимого в i-м регистре 3, и младшего разр да произведени  (i+l)-ro блока 2, сформированного в предыдущем такте и хранимого в (Ј+1)-м регистре 4, Сформированные i-м блоком 2 старший и младший разр ды произведени  с его выходов записываютс  соответственно в i-e регистры 3 и 4.

После выполнени  п первых тактов на вход 9 множител  устройства поступает нулева  информаци  и далее осу- ществл етс  еще дополнительно п тактов , в течение которых из устройства выводитс  с соответствующим преобразованием информаци , хранима  в регистрах 3 и 4. Вывод 2.п-разр дного произведени  сомножителей в устройстве осуществл етс  через его выход 12 по одному разр ду в каждом такте. В рассмотренном случае на вход 7 коррекции устройства во всех тактах подаетс  нулева  информаци . В тех же случа х, когда требуетс  получить округленное произведение, необходимо в первом такте работы устройства на его вход 7 подать корректирующую информацию (дл  округлени  2.п-разр дного произведени  n-разр дных сомножителей , представленных в двоично- кодированной щестнадцатиричной системе счислени , необходимо подать в первом такте работы на вход 7 двоичный код 1000). Это позвол ет осуществить округление результата без дополнительных временных затрат. Кроме того , вход 7 может быть использован также дл  введени  результирующей коррекции по знакам множимого и множител  в случае умножени  чисел в дополнительном коде.

Умножение т.поразр дных чисел (т 2,...,К+1) в устройстве производитс  за га циклов, каждый из которых реализуетс  за (га.п + п) таютов. Дл  получени  правильного результата блок 6 настраиваетс  на задержку (m-l),n тактов (это достигаетс  подачей соответствующего потенциала на вход 11 устройства). В каждом цикле работы осуществл етс  вычисление частичного произведени  т.п-разр дного множител  на п разр дов множимого и подсуммирование к нему суммы частичных произведений, сформированной в предыдущем цикле и хранимой в блоке 6 (старшие разр ды) и в регистрах 4 (младшие разр ды). В итоге получаетс  нова  сумма частичных произведений.

При этом запись в блок 6 первого разр да суммы частичных произведений, формируемой блоками 2, начинаетс  во втором такте каждого цикла, так как в первом такте этот разр д записываетс  в первЕлй регистр 4. Кроме того, младшие п разр дов этой суммы, хот  и подаютс  в этом цикле в блок б, однако в дальнейшем не используютс  в вычислени х (это достигаетс  соответ0

5

0

5

ствующей настройкой коммутатора 5), остальные m.n разр дов этой суммы в соответствующие моменты времени поступают на вход второго слагаемого n-го блока 2 (ввод младших п разр дов осуществл етс  одновременно с выводим старших п разр дов этой же суммы из регистров 3 и 4 в блок б в течение данного цикла, а ввод оставшихс  n(m-l) разр дов - по одному разр ду, в каждом такте следующего цикла),

Рассмотрим работу устройства в одном цикле.

Ъ регистре 1 множимого хран тс  п соответствующих разр дов т.п-разр дного множимого, в регистрах 3 - нулева  информаци , а в регистрах 4 - соответствующие разр ды суммы частичных произведений, сформированной в предыдущем цикле. На первый управл ющий вход 8 устройства подан потенциал, настраивающий коммутатор 5 на передачу информации с выхода блока 6. Задержка в (m-l).n тактов в блоке 6 достигаетс  тем, что коммутатор 14,(и-1) настроен на передачу информации с информационного входа блока 6 на вход n-го разр да регистра 13.(тп-1), а остальные коммутаторы 14 организуют цепь последовательно соединенных регистров 13.

В каждом такте из m.n первых тактов рассматриваемого цикла на вход 9 множител  устройства поступает по одному разр ду значени  множител , начина  с младших разр дов, при этом в блоках 2 выполн ютс  те же операции , что и в первых п тактах в случае д вычислени  произведени  п-разр дных сомножителей. Отличие состоит только в том, что в первом такте цикла на входах второго слагаемого всех блоков 2 присутствуют п соответствующих раз- с р дов суммы частичных произведений, сформированной в предыдущем цикле и хранимой в регистрах 4, остальные n(m-l) разр дов этой суммы поступают по одному разр ду в каждом такте с выхода блока 6 через коммутатор 5 на вход второго слагаемого n-го блока 2 (за исключением (п-1) последних из m.n первых тактов, когда под управлением сигнала на входе 8 устройства коммутатор 5 не разрешает прохождение информации из блока 6, так как в это врем  на выходе блока 6 по вл ютс  младшие (п-1) разр дов сформированной в этом цикле суммы частичных

0

5

0

5

произведений). После окончани  rn,n-ro такта на вход 9 множител  устройства подаетс  нулева  информаци , а на выходе 8 устройства все еще присутствует потенциал, запрещающий прохожде- «ие информации из блока 6 в блоки 2, т.е. на вход второго слагаемого п-го блока 2 подаютс  нули.

В (т,п+1)-м такте начинаетс  вы- в|од старших п разр дов суммы частич- н|ых произведений, сформированной в Зтим цикле и хранимой в регистрах 3 И 4. После окончани  (m,n+J)-ro так- Т/а на вход 8 устройства подаетс  по- енциал, настраивающий коммутатор 5 tm передачу информации с выхода блока 6

В течение последующих (п-1) так- foB на вход 9 множител  устройства Продолжает поступать нулева  информа- Ци  и с выхода первого регистра 4 в 6 выводитс  с соответствующим гфеобразованием информаци , хранима  и регистрах 3 и 4, т.е. вывод тс  Старшие разр ды суммы частичных про- Изведений, сформированной в рассматриваемом цикле, а с выхода блока 6 И это врем  в регистры 4 загружаютс  Через вход второго слагаемого п-го блока 2 младшие разр ды этой же сум- мы частичных произведений, используемые в следующем цикле вычислений.

Одновременно с выполнением n-ti+nj-ro Такта на вход 10 множимого устройства Подаютс  следующие п разр дов множимог И производитс  их запись в регистр I.

Вывод через выход 12 устройства Окончательного значени  произведени  й.п-разр дных сомножителей осуществл етс  по одному разр ду в каждом из первых п тактов каждого цикла (младшие m.n разр дов произведени ) и по одному разр ду в каждом такте последнего т-го цикла (старшие m.n разр дов произведени  ),

Вычисление суммы парных произведеР чий в виде , Y, (где X;, Y- 1 1

n-разр дные сомножители) производитс  за Ј циклов, каждый из которых реализуетс  за 2п тактов.

В каждом цикле осуществл етс  вычисление произведени  X;-Y, (i в ,...,Ј) и прибавление к нему уже сформированной суммы парных произве- е

дений

X Y1, хран щийс  в блоке

О задержки и поступающей на вход второго слагаемого п-го блока 2 через

коммутатор 5. На второй управл ющий вход И устройства при этом подаетс  потенциал, настраивающий блок 6 на задержку в п тактов, а на первом управл ющем входе 8 устройства во всех тактах всех циклов работы присутствует потенциал, настраивающий коммутатор 5 на прохождение информации с выхода блока 6, Запись суммы произведений - Xj-Y; в блок 6 начинаетс 

j

со второго такта 1-го цикла, как и в предыдущем случае, а начина  с (n+J)-ro такта этого цикла эта сумма по разр ду в каждом такте с выхода блока б поступает на вход второго слагаемого п-го блока 2. В результате этого одновременно с выводом из регистров 3 и 4 старших разр дов суммы произведений осуществл етс  запись п его младших разр дов в регистры 4 дл  выполнени  следующего цикла.

Прием очередных значений множимого и множител  осуществл етс  одновременно с выполнением последнего такта цикла.

Результат вычислени  суммы парных произведений выводитс  по одному разр ду в каждом такте последнего iL-ro цикла.

Claims (2)

1. Устройство дл  умножени  чисел содержащее регистр множимого, п блоков вычислени  разр дных значений произведени  и две группы по п буферных регистров, причем вход множител  устройства соединен с входами множител  п блоков вычислени  разр дных значений произведени , входы множимого которых соединены с выходами соответствующих разр дов регистра множимого , вход первого олагаеього 1-го блока вычислени  разр дных значений произведени  соединен соответственно с выходом 1-го буферного регистра первой группы (i l,.,,,n), вход второго слагаемого j-ro блока вычислени  разр дных значений произведени  соединен соответственно с выходом (j+l)-ro буферного регистра второй группы, входы п буферных регистров первой и второй групп соединены соответственно с выходами старшего и младших разр дов соответствующих п блоков вычислени  разр дных значений произведени , выход первого буферного регистра второй группы соединен с выходом устройства, вход множимого устройства соединен с входом регистра множимого, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  умножени  чисел разр дностью N п и вычислени  суммы парных произведений, в него введены коммутатор и блок задержки, информационный вход которого соединен с выходом первого буферного регистра второй группы, а вход записи - с первым управл ющим входом устройства, второй управл ющий вход которого соединен с управл ющим входом коммутатора , первый и второй информационные входы которого соединены соответственно с входом коррекции устройства и выходом блока задержки, а выход - с входом второго слагаемого n-го бло 10

374ю

ка вычислени  разр дных значений про.- изведени .

2. Устройство по п. отличающеес  тем, что блок задержки содержит K.n-раэр дных регистров и (К-1) коммутаторов (К « N/n - , где |Y - ближайшее целое X), причем информационный вход блока соединен с входом п-го разр да К-го регистра и первыми информационными входами (К-1) коммутаторов , управл ющие входы которых

15 соединены с входом записи блока, выход которого соединен с выходом первого разр да первого регистра, выход первого разр да 1-го регистра соединен соответственно с вторым информа2Q ционным входом (i-l)-ro коммутатора (i 2,..,,К), выход которого соединен с входом n-го разр да (i-l)-ro регистра.