SU1529293A1 - Устройство дл формировани тестовой последовательности - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в аппаратуре контрол  оперативных запоминающих устройств. Устройство содержит триггеры 2, 3, элементы И 4-7, мультиплексоры 9-11, счетчик адреса 12, счетчик циклов 13, счетчик управлени  14, блок 15 управлени , элемент И 19 с соответствующими функциональными св з ми. Устройство значительно сокращает врем  контрол  блоков оперативной пам ти, т.к.весь режим контрол  состоит из двух режимов: режима записи эталонных сигналов и режима чтени  и сравнени . 2 ил.

Description

ш СЯ

ел

1чЭ

1C

со оо

iiiijij элемент И 19 с соответствующими функциональными св з ми. Устройство значительно сокращает врем  контрол  блоков оперативной нам ти, т.к. весь

Изобретение относитс  к вычисли- |тельиой технике и может быть использовано в апнаратуре контрол  оперативных запоминающих устройств.

И.елью изобретени   вл етс  повышение быстродействи  устройства.

ila фиг. 1 представлена схема устройства дл  формировани  тестовой последовательности; .На фиг, 2 - пример реал5 зации счетчиков. .

Устройство (фиг. 1) содержит вход 1 пуска, первый 2 и второй 3 тригге- рЫз первый 4, второй 5, третий 6 и четвертый 7 элементы И, вход 8 сии- хрсн5;зации,; первый 9, второй 10 и третий 11 мультиплексоры, счетчик 12 адреса5 счетчик 13 циклов, счетчик 14 управлени , блок 15 управлени , выходы-записи-считывани  16 и конца проверки 17, адресные выходы 18, п |ть й элемент И 19, четвертый мульти - |плексор 20,-информационные выходы 121 и выход 22 обращени . I Счетчики 12-14 (фиг. 2) могут . ;быть реализованы на элементе И 23, {регистре 24 и сумматоре 25. I Устройство работает следующим об- |разом„

Перед началом контрол  триггеры и 3 и счетчики 12-14 устанавли- : ваютс  в нулевое положение (вход на- :чальной устанэвки на фиг. 1 не пйка- зан), на вхо;,е 1 .присутствует логи-- ческий ноль. При поступлении на вход 1 сигнала пуска разрешаетс  прохожде :ние тактовых импульсов с входа 8 чс- :рез элемент И 4 на выход 22 устройства . Этот сигнал  вл етс  сигналом обращени  к контролируемому бло ку пам ти.

Блок 15 управлени   вл етс  комбинационным блоком, выполненным, на- ;пример, на ШТМ., Блок 15 на своих вы- ходах реши1зует следующие логические

уравнени . .

YJ X2- X1 +Х2 (Х8 (X3SX6 )+Х5 (ООХб )ФХ8 Х +Х2-Х1(Х5 Х8+Х5(ХЗ®Х6;+Х8(ХЗ®Х6)) ; (

iY2 Х1+(ХЗ®Х6) + (Х5®ХВ) Y3 Х1Х7 ;

(2) U)

режим контрол  состоит из двух режимов: режима записи эталонных сигналов и режима чтени  и сравнени . 2, ил.

0

5

0

5

0

5

5

0

5

0

Y4 XI + (Х5вХ8) ЧХЗахб) ; (4) Y5 Х1Х2-ХЗ-Х7 .(5)

Так как в первоначальный момент времени все аргументы равны нулю, то на выходе блока 15 будут установлены следующие потенциалы: , , , , . .

Нулевое значение Y1обеспечивает коммутатор на выход мультиплексора 11 кода из п единиц 11 ... 1 , где п - разр дность контролируемого ОЗУ.

Единичное значение Y2 разрешает прибавление единицы к счетчику 12 адреса . Нулевое значение Y3 запрещает прибавление единицы к содержимому счетчика 14. Единичное значение Y4 обеспечивает выработку признака записи дл  контролируемого ОЗУ. I . . Нулевое значение сигнала Y5 указывает , что проверка еще не окончилась. Следовательно, по первому тактовому сигналу устройство вырабатывает сигнал обращени  на выходе 22 к контролируемому блоку пам ти, вырабатывает нулевой адрес на выходах 18, признак записи на выходе 16 и единичное значение контрольной информации на выходах 21. По второьгу тактовому импульсу на выходы устройства будет подан первый адрес, признак записи и единичное значение записываемой информации . Так как состо ние счетчика 14 не мен етс  (на входе V - нулевой сигнал), то на выходе мультиплексора 9 присутствует нулевое значение сигнала переноса из старшего разр да, счетчика 12 адреса. После того, как все  чейки контролируемого блока нам ти будут расписаны единичным фоном, на выходе мультиплексора 9 по вл етс  сигнал переполнени , который, пройд  через мультиплексор 20, разрешает прибавление +1 к содержимому счетчика 13 и по первому тактовому импульсу на выходе счетчика 13 устанавливаетс  код 01. При этом , , Y3 1 ,, , .

fyльтиплeкcop 11 под действием сигн;1ла обеспечивает подключение вход схемы сравнени  (на фиг, 1

не показана) сигнала логических единиц , на второй вход поступает считанный сигнал из контролируемого блока пам ти. Так как , то на Jixofl блока пам ти поступает признак считыва- ни , и сигналом разрешаетс  вьщача на выход устройства сигнала на сравнение. Единичный сигнал Y3 обеспечивает сн тие сигнала запрета счета на счетчик 14. В результате под действием тактового сигнала счетчик 14 установит их в единичное состо ние , после чего в соответствии с уравнением (3) Y3 станет равным нулю, так как сигнал Х7 станет равным нулю, из-за того, что счетчик 12 этим тактовым импульсом установитс  в нулевое состо ние. Таким образом, Y1, Y2, Y3, Y4 и Y5 не будут мен тьс  до тех пор, пока счетчик 12 не досчитает до половины его емкости.

Независимо от разр дности счетчика описанный процесс будет продолжатьс  без изменени  до тех пор, пока не будет установлен в единицу предпоследний разр д. При этом на выходе мультиплексора 10 возникает единичный сигнал (). Это приводит к тому, что Y2 становитс  равным единице, , , . При этом устройство из режима считывани  переходит в режим записи, мультиплексор 11 на выход пропускает код 00.

По следу101цему тактовому импульсу в контролируемый блок пам ти по адресу 1 будет записан код 00. Следующий тактовый импульс установит в единицу триггер 3. При этом на выходах блока 15 управлени  будут ус тановлень следующие значени : , , , . По следующему тактовому импульсу счетчик 12 изменит свое состо ние (триггер 3 сброситс  в нуль по счетному входу) и устрой- ство обеспечит считывание и сравнени данных с нулем. Следующий тактовый сигнал установит триггер .3 в единицу и работа устройства будет происходить аналогично описанному.

Работа устройства будет продолжатьс , пока не закончитс  роспись всего контролируемого ОЗУ инверсными кодами. После окончани  росписи контролируемого ОЗУ происходит пере- полнение счетчика-12 адреса, вьфаба- тываетс  сигнал , который, пройд  через элемент И 19 и мультиплексор 20, разрешит прибавление +1 к

. д jr 20

92936

содержимоь{у счетчика 13. На выходе

r 0

5 о

5

0 5 0

блока 15 будут установлены следующие коды: , , , , . Следующим тактовым импульсом на счетчике 13 будет установлен код 10, на счетчике 14 - код 1, При этом на выход мультиплексора 9 будет ском- мутирован перенос из (n-l)-ro разр да счетчика 12 адреса (п - количество разр дов счетчика), а на выход мультиплексора 1.0 - (,п-1 )-й разр д счетчика. На выходе блока 15 управлени  будут установлены следующие значени . , , , , . Работа устройства будет протекать аналогично описанному до тех пор, пока сигнал на выходе мультиплексора 10 не примет единичное значение, а значит, пока устройство не проверит 1/4 всех  чеек контролируемого блока пам ти, т.е. пока не установитс  в единицу (п-1 )-й разр д счетчика 12 адреса. Блок 15 управлени  на своих выходах установит коды: , , , , .

Следующим тактовым iмпyльcoм устройство по адресу () произведет запись нул . После этого еще одним тактовым импульсом триггер 3 установитс  в единичное значение и тем самым будет обеспечена выработка на выходе блока 15 следующих значений : , , , . Таким образом , следующим тактовьм импульсом будет считана информаци  с адреса 2 , .а затем в этот же адрес будет занесена инфорьшци  инверсна  записанной , так как сигнал Y1 примет единичное значение. Описанньп процесс будет продолжатьс  до тех пор, пока триггер 2 не установитс  в единичное значение. Установка триггера 2 произойдет, когда сигнал на выходе мультиплексора 9 и . В этом случае по тактовому импульсу триггер 2 переключитс  в состо ние 1 и останетс  в этом состо нии до конца проверки, так как нулевое значение сигнала на втором входе элемента И 5 с нулевого выхода триггера 2 установит на D-входе нулевой потенциал;

После того, как процесс проверки ОЗУ (с первоначальной росписью единицами) окончитс , по витс  перенос из старшего разр да счетчика 12, который через элемент И 19 поступит на единичный вход мультиплексора 20 и далее на вход разрешени  счетчика.

71

13. Последии при поступлении очеред ного тактового.импульса установитс 

в состо ние 1, по витс  .второй перенос из старшего разр да счетчика 12 и на счетчике 13 будет уставов-лен код 10. При этом устройство пе- рендет в режим рс)спись контролируемо го ОЗУ фоном нулей , , , , , т.е. до переполнени  счетч ка 12 сигнал переполнени  укажет на окончание росписи контролируемого ОЗУ фоном нулей.

Далее процесс будет протекать так )KOj как описано, с той лишь разницей что па счетчике 13 будет-установлен код 11. Процесс контрол  будет.продолжатьс , пока па счетчике 14 не установитс  код из п единиц 1... 1 и не по витс  четвертый перенос из счетчика 12. Единичное значение Yb укажет на конец проверки,.по которому снимаетс  сигнал пуска на входе 1. Сн тие сигнала пуска происходит так же при обнаружении ошибки (на фиг. 1 не показано).

Claims (1)

1. Формула изобретени 

   Устройство дл  формировани  тестовой последовательности, содержащее блок управлени , триггер, счетчик адреса, выходы младших разр дов которого  вл ютс  адресными выходами- устройства и соединены с информационными входами второго мультиплексора , счетчик управлени , выходы которого подключен к управл юш;им входам первого и второго мультиплексоров, третий гyльтишleкcop, отличаю- щ е е с   тем, что, с целью повьшю- ни  быстродействи , в устройство введены элементы И с первого по п тый, счетчик циклов, четвертый мультиплексор , счетный триггер, причем входы первого элемента И  вл ютс  соответственно входами пуска и синхронизации устройства, выход первого-элемента И  вл етс  выходом начала цикла устройства и соединен с синхровхо- дамп счет чика адреса, счетчика управлени  и счетчика циклов, с синхровхо- дом счетного триггера и с вторым вхо-1

   92938

   дом третьего элемента И, первый вход которого подключен к четвертому входу блока управлени  и к выходу первого мультиплексора, информационные входы которого соединены с выходами страших разр дов,счетчика адреса, выход переполнени  которого подключен к седьмому входу блока управле- ,4 ПИЯ, инверсному входу второго элемента И, первому входу п того элемента И и к первому информационному входу четвертого мультиплексора, второй информационный вход, управл ю ,г щий вход и выход которого соединены соответственно с выходом переполнени  счетчика циклов, выходом п того элемента И и с управл ющим входом счетчика циклов, выходы которого

   подключены к первому и второму входам блока управлени  третий вход которого соединен с вторым входом п того элемента И и с выходом четвертого элемента И, входы ко.торог о подключены к выходам счетчика управлени , управл ющий вход которого соединен с третьим выходом блока управлени , первый выход которого подключен к управл ющему входу третьего

   мультиплексора, информационные входы первой и второй групп которого  вл ютс  входами пр мых и инверсных эталонных данных устройства, а выходы  вл ютс  информационньйчи выходами устройства, второй выход блока управлени  соединен с управл ющим выходом счетчика адреса и с четвертым входом третьего элемента И, третий вход которого подключен к выходу второго мультиплексора и к п тому входу блока управлени , шестой и восьмой входы которого соединены с пр мыми выходами соответственно счетного триггера и триггера, инверсный выход которого подключен к пр мому входу второго элемента И, выход которого соединен с информационным входом триггера, синхровход которого подключен к инверсному выходу третьего элемента И, четвертый и п тый выходы блока управлени   вл ютс  соответственно выходами записи считывани  и конп.а проверки устройства.

   Фм.г