SU1504800A1

SU1504800A1 - Synchronous frequency divider

Info

Publication number: SU1504800A1
Application number: SU864063237A
Authority: SU
Inventors: Александр Владимирович Колосов; Игорь Владимирович Колосов
Original assignee: Предприятие П/Я Г-4149
Priority date: 1986-04-28
Filing date: 1986-04-28
Publication date: 1989-08-30

Abstract

Изобретение может быть использовано в синтезаторах частот. Цель изобретени - повышение помехоустойчивости за счет исключени запрещенных состо ний - достигаетс путем использовани синхронного элемента переноса, выполненного на FK-триггере 4, между делителем частоты на четыре, выполненный на FK-триггерах 2 и 3, и делителем частоты на два, выполненным на FK-триггере 5. С-входы всех FK-триггеров соединены со входной шиной 1. 1 ил.The invention can be used in frequency synthesizers. The purpose of the invention — improving noise immunity by eliminating prohibited states — is achieved by using a synchronous transfer element performed on an FK flip-flop 4 between a frequency divider by four, performed on an FK flip-flop 2 and 3, and a frequency divider by two, performed on an FK -trigger 5. C-inputs of all FK-flip-flops are connected to the input bus 1. 1 Il.

Description

СПSP

оabout

4;ь4; s

СХ)CX)

оabout

31503150

Изобретение относитс к импульсной технике и может быть использовано в синтезаторах частот.The invention relates to a pulse technique and can be used in frequency synthesizers.

Цель изобретени - повьппенйе по- мехоустойчивости путем исключени за- прещенных состо ний. : На чертеже приведена электрическа функциональна схема синхронного ;делител частоты,The purpose of the invention is to improve susceptibility by eliminating forbidden conditions. : The drawing shows an electrical functional diagram of a synchronous; frequency divider,

Синхронный делитель частоты со- |держит входную пшну 1, котора соединена с С-входами пефвого, второго, третьего и четвертого 1К-триггеров |2-5, пр мой и инверсный выходы перво- }го из которых соединены соответствен- но с I- и К-входами второго 1К-триг- тера 3, пр мой и инверс1-п 1Й выходы которого соединены соответственно с :К- и 1-входами первого.1К-триггера 2, Кроме того, пр мой выход первого 11К-триггера 2 и пр мой выход второго |1К-триггера 3 соединены соответственно с I- и К-входами третьего 1К-триг- гера 4, пр мой выход которого соеди- нен с I- и. К-входами четвертого IK- триггера 5, В качестве выходных сигналов синхронного делител частоты :могут быть использованы сигналы, имеющиес на выходах 1К-триггеров. A synchronous frequency divider contains an input pin 1, which is connected to the C inputs of the first, second, third, and fourth 1K triggers | 2–5, the direct and inverse outputs of the first of which are connected, respectively, with I- and K-inputs of the second 1K-flip-flop 3, the direct and inverse1-n 1Y outputs of which are connected respectively to: K- and 1-inputs of the first.1K-flip-flop 2, In addition, the direct output of the first 11K-flip-flop 2 and the direct output of the second | 1K flip-flop 3 is connected respectively to the I- and K-inputs of the third 1K-flip-flop 4, the direct output of which is connected to the I- and. K-inputs of the fourth IK-trigger 5, As the output signals of the synchronous frequency divider: the signals available at the outputs of the 1K-flip-flops can be used.

Делитель частоты работает следующим образом,The frequency divider works as follows

1К-триггеры 2-5 переключаютс с ;по влением каждого входного импульса (по его срезу) следующим образом: если одновременно на I- и К-входах присутствует низкий уровень, то IK- триггер своего состо ни не измен ет если одновременно на I- и К-входах присутствует высокий /ьфовень, .то IK- триггер измен ет свое состо ние на противоположное; если на 1-вх6д по- ctynaeT высокий уровень, а на К-вход Iнизкий, то 1К-триггер устанавхшваетс :в единичное состо ние; если на 1-вхо :поступает низкий уровень, а на К- :вход - высокий, то 1К-триггер устана вливаетс в нулевое состо ние.The 1K triggers 2-5 switch from; the appearance of each input pulse (along its slice) is as follows: if a low level is present at the I and K inputs, then the IK trigger does not change its state if simultaneously at the I- and the K-inputs are high / low, .to the IK-flip-flop changes its state to the opposite; if the 1-BK6D by ctynaeT level is high, and the K-input I is low, then the 1K-trigger is set: in a single state; if on 1-in: a low level arrives, and on K-: input is high, then the 1K-trigger is set to zero state.

Учитыва приведенный алгоритм работы 1К-триггера и прин в за исходно состо ние момент, когда все 1К-триг- геры 2-5 наход тс в единичном состо нии , можно установить, что IK- триггер 2 переключаетс в единичное состо ние с по влением третьего и седьмого входных импульсов на шине 1, а в нулевое - с по влением первого и п того входных импульсов. IK- триггер 3 устанавливаетс в единич0Taking into account the algorithm of operation of the 1K-flip-flop and getting into the initial state the moment when all the 1K-flip-flops 2-5 are in the single state, it can be established that the IK-flip-flop 2 switches to the single state with the appearance of the third and the seventh input pulses on bus 1, and to zero - with the appearance of the first and fifth input pulses. IK trigger 3 is set to one

5 0 5 05 0 5 0

5 0 5 5 0 5

00

5five

ное состо ние с по влением четверто-, го и восьмого входных импульсов на шине 1, а в нулевое - с по влением второго и шестого входных импульсов, 1К-триггер 4 устанавливаетс в единичное состо ние с по влением четвертого и восьмого входных импульсов на шине I, а в нулевое - с по влением первого и п того входных импульсов . 1К-триггер 5 устанавливаетс в единичное состо ние с по влением п того входного импульса на шине 1, а в нулевое - с по влением первого входного импульса. После по влени восьмого входного импульса на шине 1 устройство возвращаетс в исходное состо ние.the state with the appearance of the fourth, the first and the eighth input pulses on bus 1, and in the zero state with the appearance of the second and sixth input pulses, the 1K flip-flop 4 is set to one with the appearance of the fourth and eighth input pulses on the bus I, and to zero, with the appearance of the first and the fifth input pulses. The 1K-trigger 5 is set to one with the appearance of a fifth input pulse on bus 1, and to zero with the appearance of the first input pulse. After the eighth input pulse appears on bus 1, the device returns to its original state.

Claims

Thus, at the outputs of the 1K-flip-flops 2 and 3, two pulse sequences are generated, the frequency of which is four times less than the frequency of the input pulses, and the pulses at the outputs of these 1K-triggers are shifted in time by the value of one period of the pulse frequency bus I. The 1K trigger 4. plays the role of a synchronous transfer element: the pulse repetition rate at its output corresponds to the pulse repetition rate at the outputs of 1K flip-flops 2 and 3, but its duration is equal to the pulse repetition period on bus 1, Part pulse traces (shaped like a square wave) at the output of a 1K flip-flop 5 are eight times less than the pulse frequency on bus 1. The formula is invented and

A synchronous frequency divider containing the first, second, third and fourth 1K-flip-flops, clock inputs of which are connected to the input bus, the direct output of the first 1K-flip-flop is connected to the 1-input of the second 1K-flip-flop, the direct output of which is connected to the K-input of the first DC trigger and with the K input of the third 1K trigger, the direct output of which is connected to the I and K inputs of the fourth 1K trigger, about that and with In order to improve noise immunity by eliminating forbidden states, the inverse output of the first 1K flip-flop is connected to the K input 1K-flip-flop, the inverse output of which is connected to the 1-input of the first 1K-flip-flop, the direct output of which is connected to the 1-input of the third 1K-flip-flop.