SU1503074A1 - Устройство предсказани оценки качества канала св зи - Google Patents

Abstract

Изобретение относитс  к радиотехнике и позвол ет сократить врем  предсказани  оценки качества канала св зи. Устройство содержит счетчик 1 ошибок, формирователь 2 циклов отсчета, элементы ИЛИ 3 и 9, регистр 4 сдвига, сумматор 5 по модулю два, элементы И 6 и 7, элемент ИЛИ-НЕ 8, блок 10 определени  приращений частости ошибок и индикатор 11. Благодар  введению, в устройство элемента ИЛИ 9 и блока 10 определени  обеспечиваетс  определение тенденции к нарастанию частости ошибок. 2 з.п. ф-лы, 3 ил.

Description

1

(21)4335061/24-09

(22)09.10.87

(46) 23.08.89. Бюл. № 31 (72) Ю.Н.Юркин

(53)621.395.664 (088.8)

(56) Авторское свидетельство СССР 1040613, кл. Н 04 В.3/46, 1982.

Авторское свидетельство СССР 951742, кл. Н 04 L 11/08, 1981.

(54)УСТРОЙСТВО ПРЕДСКАЗАНИЯ ОЦЕНКИ КАЧЕСТВА КАНАЛА СВЯЗИ

457) Изобретение относитс  к радиотехнике , и позвол ет сократить врем 

предсказани  оценки качества канала св зи. Устройство содержит счетчик 1 ошибок, формирователь 2 циклов отсчета, элементы ИЛИ 3 и 9, регистр 4 сдвига, сумматор 5 по модулю два, элементы И 6 и 7, элемент ИЛИ-НЕ 8, блок 10 определени  приращений час- тости ошибок и индикатор 11. Благодар  введению в устройство элемента ИЛИ 9 и блока 10 определени  обеспечиваетс  определение тенденции к нарастанию частости ошибок. 2 з.п. ф-лы, 3 ил.

§

(Л

СП

со

О

vj

фиаЛ

31503

И зобретение относитс  к радиотехнике и может использоватьс  дл  автоматического предсказани  оценки качества дискретного канала св зи.

Цель изобретени  - сокращение времени предсказани  оценки качества канала св  зи за счет определени  тенденции к нарастанию частости ошибок.

На фиг.1 представлена структурна  электрическа  схема предлагаемого устройства; на фиг.2 - схема блока определени  приращенной частости ошибок; на фиг.З - схема логического элемента.

Устройство предсказани  оценки качества канала св зи (фиг.1) содержит счетчик 1 ошибок, формирователь 2 циклов отсчета, первый элемент ИЛИ 3, регистр 4 сдвига, сумматор

5 по модулю два, первый 6 и второй 7 элементы И, элемент ИЛИ-НЕ 8, второй элемент ИЛИ 9, блок 10 определени  приращений частости ошибок, индикатор 11.

Блок 10 определени  приращений частости ошибок (фиг.2) содержит первый элемент И 12, первый формирователь 13 импульсов, первый регистр 14 сдвига, триггер 15, второй эле- мент И 16, второй формирователь 17 импульсов, второй регистр 18 сдвига , п логических элементов 19.1-19.п элемент ИЛИ 20, третий элемент И 21. Каждый логический элемент 19.1-19.П (фиг.З) содержит первый 22 и второй 23 инверторы, первый 24 и второй 25

элементы И, элемент ИЛИ 26.

1

Устройство работает следующим об- разом.

Сигнал Ошибка (фиг.1) поступает на счетчик 1 ошибок и на блок 10 определени  приращений частости ошибок осуществл ющий сравнение числа ошибо в предшествующем и текущем циклах измерений, длительность которых за-. даетс  формирователем 2 циклов отсчета . Счетчик 1 ошибок имеет два выхода, сигналы на которых тга вл ют- с  в случае превышени  числом ошибок пороговых значений К и К, причем К К.. При резком ухудшении качества канала последовательно по - В1шшиес  сигналы превьш1ени  порого- вых значений заполн ют оба разр да регистра 4 сдвига и через первый элемент ll.ilil 3 сигнал Авари  поступает на индикатор 11 в момент пре-

вьш1ени  порога К в нерпой же цикле измерени .

На выходе блока 10 определени  приращений частости ошибок сигнал по вл етс  только в случае превышени  числа ошибок в текущем цикле числа их в предшествующем (фиг.2). Первый 14 и второй 18 регистры сдвига через первый 12 и второй 16 элементы И соответственно, управл емые триггером 15, поочередно заполн ют сигналы Ошибки с входа устройства. Перед заполнением первый 14 и второй 18 регистры сдвига обнул ютс  импульсами от первого 13 и второго 17 формирователей. Логические элементы 19.1-19.П осуществл ют сравнение содержимого первого 14 и второго 18 регистров сдвига.

Допустим, в предшествующем цикле была зафиксирована та - 1 ошибка и, следовательно, заполнено m - 1 разр дов второго регистра 18 сдвига. Сигнал на выходе элемента ИЛИ 26 соответствующего логического эле- мента 19.1-19.п (фиг.З) по витс  лишь при заполнении ш-го разр да первого регистра 14 сдвига и с его выхода поступит на второй вход соответствующего логического элемента ,19.1- 19.П и далее на вход вторю го элемента И 25, на двух других входах которого есть разрешающие сигналы от триггера 15 и инвертированный вторым инвертором 23 запрещающий сигнал с выхода соответствующего разр да второго регистра 18 сдвига.

Сигнал, свидетельствующий о приращении частости ошибок, с выхода второго элемента И 25 через элемент ИЛИ 26 поступает на выход соответствующего логического элемента 19.1- 19.П и далее через элемент ИЖ 20 на первый вход третьего элемента И 21. На выходе второго элемента И 7 Сигнал Авари  по витс  в том случае , если счетчик 1 ошибок отметит превышение порогового значени  числа ошибок К, в i-M цикле измерений и блок 10 определени  приращений частости ошибок отметит тенденцию к нарастанию частости ошибок, т.е. К;., 1 ,, в течение двух циклов.

Сигнал на регистр 4 сдвига с выхода счетчика 1 ошибок поступает через второй элемент ИЛИ 9. В сумматоре 5 по модулю два осуществл етс  сложение сигналов с выходов перnoj о и BToporvi разр дил iioniryrpa сдвига, которые также черед первый элемент И 6 подаютс  Fia входы первого элемента ИЛИ 3 и элемента ИЛН- НЕ 8. На первый, второй и третий вхды индикатора 11 подаютс  соответственно сигналы с выходов первого элемента ИЛИ 3, элемер1та 1ШИ-НЕ 8 и сумматора модулю два.

По второму и третьему входам в логические элементы 19.1-19,п поступают сигналы на входы первого инвертор 22 и первого элемента И 24, с выходов которых сигналы подаютс  на входы элемента ИЛИ 26.

Claims (3)

1. Устройство предсказани  оценк качества канала св зи, содержащее регистр сдвига, сумматор по модулю два, первый и второй входы которого соединены соответственно с выходами первого и второго разр дов регистра сдвига, первый и второй элементы И, первые входы которых соединены с выходом первого разр да регистра сдвига, индикатор, первый элемент ИЛИ, первый и второй входы и В,1ход которого соединены соответственно с выходами первого и второго элементов И и первым входом индикатора, второй вход которого соединен с выходом сумматора по модулю два, элемент ИПИ-НЕ, первый и второй входы и выход которого соединены соответственно с выходами сумматора по модулю два и первого элемента И и с третьим входом индикатора, выход второго разр да регистра сдвига подключен к второму входу первого элемента И, последовательно соединенные формирователь циклов отсчета и счетчик ошибок, второй вход которого  вл етс  входом устройства, отличающеес  тем, что, с целью сокращени  времени предсказани  оценки качества канала св зи за счет определени  тенденции к нарастанию частости оигибок, введены второй элемент ИЛИ, первый и второй входы и выход которого соединены соответственно с первым и вторым выходами счетчика ошибок и входом регистра сдвига, бло определени  прира1цений частости ошибок , первый, второй и третий входы которого соединены гоответственно с выходом формировател  циклов отК )//,6

счета, выходом первого разр да регистра сдвига и вторым входом счетчика ошибок, а выход блока определени  приращенш частости ошибок подключен к второму входу второго элемента И.

2.Устройство по П.1, о т л и - чающеес  тем, что блок оп10 ределени  приращений частости ошибок содержит триггер,два формировател  импульсов, три элемента И, элемент ИЛИ, два регистра сдвига и п логических элементов, выходы которых

5 соединены с соответствующими вхоДами элемента ИЛИ, выход которого подключен к первому входу третьего элемента И, первый выход триггера соединен с входом первого формировател  импуль0 сов, первым входом первого элемента И и первыми входами всех п логических элементов, вторые входы которых с соответствующими выходами первого регистра сдвига, вход и вход Сброс

5 которого соединены соответственно с выходом первого элемента И и с выходом первого формировател  им- . пульсов, второй выход триггера соединен с входом второго формировател 

0 импульсов, с первым входом второго элемента И и с третьими входами всех п логических элементов, четвертые входы которых соединены с соответствующими выходами второго регистра

, сдвига, вход и вход Сброс которого соединены соответственно с выходом второго элемента И и с выходом второго формировател  импульсов, вход триггера  вл етс  первым входом бло0 ка определени  приращений частости ошибок, вторым и третьим входами и выходом которого  вл ютс  соответственно второй вход третьего элемента И, объединенные вторые входы перс вого и второго элементов И и выход третьего элемента И.

3.Устройство по п.2, о т л и - чающее с  тем, что логичес0 кий элемент содержит два инвертора, элемент ИЛИ и два элемента И, nepBi re входы и выходы которых соединены соответственно с выходами первого и второго инверторов и с входами элемента ИПИ,выход которог о  вл етс  выходом логическо5

го элемента, первым входом которого .  вл етс  второй вхол второго элемента И, а вторым, третьим и четверп тм входами логического элемента  вл ют715030748

с  соответственно объединенные вход элемента И и объединенные вход второ- первого инвертора и третий вход вто- ° инвертора и третий вход первого рого элемента И, второй вход первого элемента И.

фие.2