SU1501071A1 - Устройство дл сопр жени процессора с группой блоков пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, предназначено дл  использовани  в составе микроЭВМ в качестве внешнего запоминающего устройства, в котором в качестве блоков пам ти могут использоватьс  накопители различных типов: ОЗУ, ПЗУ, ППЗУ, РПЗУ, и наиболее широкое применение может найти в качестве энергонезависимого запоминающего устройства с возможностью многократной смены информации при использовании в блоках пам ти ППЗУ и РПЗУ. Ци  расширение класса решаемых задач за счет обеспечени  режимов работы с блоками пам ти различных типов. Это достигаетс  тем, что в устройство, содержащее канальный приемопередатчик, регистр адреса устройства, дешифратор адреса устройства и дешифратор управл ющих сигналов, введены дешифраторы функциональных узлов, команд управлени  блоками пам ти и адреса  чеек пам ти, два дешифратора буферных регистров данных, триггер, группа регистров команд управлени  блоками пам ти, группа регистров адреса  чеек пам ти и группа буферных регистров данных. Устройство осуществл ет при помощи буферных регистров данных согласование форматов данных, при помощи регистров адреса  чеек пам ти - согласование форматов адреса процессора и группы блоков пам ти. Наличие триггера позвол ет осуществить запись данных в группу ППЗУ, имеющих врем  записи по одному адресу больше, чем врем  цикла вывода процессора. Наличие двух дешифраторов буферных данных и дешифратор адреса  чеек пам ти позвол ет уменьшить адресное пространство, которое занимает группа блоков пам ти в адресном пространстве процессора. 5 ил.,2 табл.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении цифровых систем обработки данных и цифровых управл ющих систем на основе микроЭВМ,

Цель изобретени  - расширение класса решаемых задач з а счет обес-

печени  режимов работы с блоками пам ти различных типов.

На фиг. I представлена блок-схема устройства; на фиг. 2 и 3 - функцио-- нальные схемь блока управлени  и буферного на фиг. 4 и 5 - блок-схемы алгоритмов записи и чтени 

25

31501071

дного слова; на фиг, 6 и 7 - вреенные диаграммы циклов записи и чтеи  одного слова.

Устрор 1ство 1 содержит блок 2 уп- равлени , группу буферных регистров (буферов) 3 данных, группу регистров 4  чеек пам ти, группу 5 блоков 6 пам ти .

Блок управлени  2 содержит каналь- 10 ные приемопередатчики 7, регистр 8 адреса устройства, дешифратор 9 функциональных узлов, дешифратор 0 адреса устройства, дешифратор 11 управл ющих сигналов, дешифратор 12 регист- 15 ров команд управлени  блоками пам ти, триггер 13, группу регистров 14 команд управлени  блоками пам ти, два дешифратора 15.1 и 15.2 данных, дешифратор 16 регистров адреса  чеек 20 пам ти.

Каждый буфер 3 данных (фиг. 3) состоит из регистра 17 данных и передатчика 18 данных с информационным выходом на три состо ни .

На чертежах показаны также входы и выходы 19-27 внутриблочных и внешних св зей устройства 1. .

Устройство работает следзпощим образом .-

Работа,устройства 1 рассматриваетс  на примере сопр жени  группы 5 блоков 6 пам ти с процессором, которые обмениваютс  с пам тью программ и данных и с внешними устройствами 35 через магистраль 25, отвечающую требовани м ГОСТ 26 765.51-86. В этой магистрали дл  передачи адреса и данных используетс  один набор линий АД15,...,АДОО.40

Дл  обращени  к внешним устройст- . вам в магистрали имеетс  дополнительна  лини  25.3 адресации ВУ (выборка устройства). Соответствие сигналов управлени  магистрали и предлаг аемого 45 устройства приведены в. табл. 1.

Группа 5 блоков пам ти, содержаща  М блоков 6 пам ти, имеет, .свои магист-; рали: магистраль 27 данных, число сп линий которой характеризует информационную длину слова каждого блока 6 пам ти, магистраль 26 адреса, число линий которых характеризует информационную емкость каждого блока 6 пам -ее ти в словах, и магистраль 24 управлени . В магистрали 24 управлени  дл  .управлени  одним-блоком 6 пам ти, например , дост;1точно двух управл ющих

5

0 5 0

0

5 0

. 5

п е

линий УО и У1, с помощью которых можно передать четыре команды (табл. 2),

Наличие в устройстве сопр жени  буферов 3 данных, регистров 4 и регистров 14 позвол ет согласовать форматы данных процессора и блоков 6 пам ти и в то же врем  сжать адресное пространство групп ы блоков пам ти 6 до нескольких адресов в адресном пространстве процессора.

Устройство в режимах записи информации в блоки 6 пам ти и режиме чтени  информации из блока 6 пам ти работает следующим образом.

Исходное состо ние.

При включении источник питани  процессора вырабатывает в линии 25.2 сигнал Уст (Сброс), который обнул ет триггер 13 и регистры 14. В этом случае по лини м управлени  вс.ех блоков 6 пересылаетс  код 00, поэтому работа всех блоков 6 пам ти запрещена . Входы-выходы буферов 3 дан ных на- хЬд тс  в высокоимпедансном состо нии , так как сигналь с выхода триггера 13 и выходов дешифратора 15,2 пассивны (О).

Начало циклов обмена Ввод и Вывод выполн етс  одинаковым образом. Процессор на- лини х 25„1 и 25,3 вы- . ставл ет адрес и сигнал ВУ, если идет обращение к внешнему устройству . Приемопередатчик 7 находитс  в режиме передачи данных с магистрали 25 процессора на внутреннюю магистраль 19 устройства, поэтому адрес с магистрали 25 поступает на вход регистра 8 адреса, при этом на старший разр дный вход этого регистра поступает сигнал ВУ. После установлени  адреса, процессор устанавливает в линии 25,4 сигнал ОБМ, который поступает на синхровход регистра -8 адреса, в результате адрес с магистрали 25,1 Запоминаетс  в регистре 8 на врем  действи  сигнала от процессора ОБМ. Информаци  о выходе регистра 8 поступает на вход дешифратора 10. Если процессор адресуетс  к одному из функциональных узлов устройства сопр жени  : триггеру 13, к одному из гистров 14, к одному из буферов-3 или к одному из регистров 4, то на выходе дешифратора 10 по вл етс  сигнал , разрешакщий работу дешифратором 11 и 9. Так как с выхода регистра 8 на информационные входы дешифратора 9 поступает код адреса одного из функциональных узлов, то один из выходов этого дешифратора активизируетс , разреша  работу одному из функциональных узлов (триггеру 13 или одному из дешифраторов 12, 15, 1, 15.2, 16). На этом адресна  часть цикла любого обмена завершаетс . Цикл вывод.

Б этом цикле процессор после установки на магистрали сигнала ОБМ снимает с магистрали адрес и выставл ет данные, предназначенные дл  вывода на магистраль. Эти данные через приемопередатчик 7 поступают на информационные входы функциональных узлов триггера 13, регистров 14, буферов 3 и гистров 4, После установлени  данных на лини х 25.1 процессор на линии 25.6 выдает сигнал ДЗП, который дл  устройства 1  вл етс й сигналом Вывод. Этот сигнал поступает на вход дешифратора 11, так как работа этого дешифратора разрешена сигналом от дешифратора 10, то на его выходе по вл етс  сигнал Ответ Кроме того, сигнал Вывод поступает на стробирующий вход триггера 13 и входы разрешени  дешифраторов 12, 15.1 и 16. При этом произойдет следующее: если у дешифратора 9 активизирован выход разрешени  триггера 13, то запись информации происходит в этот триггер (на его выходе по вл етс  О или 1). Если активизирован один из выходов разрешени  дешифраторов 12, 15.1, 16, то строб записи По вл етс  на одном из выходов-выбранного дешифратора 12, 15.1, 16, пр чем выбор выхода зависит от кода адреса на информационных входах этого . дешифратора, которьй поступает на информационные входы по группе младших разр дов адреса регистра 8. Этот .строб записи заносит информацию от процессора в соответствующий регистр или регистр буфера 3 данных. Процессор , получив сигнал Ответ, снимает сигнал ДЗП, устройство 1 снимает сигнал Ответ, так как сигнал Вывод устройства сн т, после чего процессор снимает данные с магистрали и сигнал ОБМ. На этом цикл обмена вывод заканчиваетс .

Цикл ввод. В этом цикле процессор после установки в активное состо ние dигнaлa ОБМ освобождает линии 25.1 адреса данных и вр.ютавл ет на линии

0107 :

25.6 сигнал ДЧТ, который дл  устройства 1  вл етс  сигналом Ввод. Хот  в этом цикле может быть адреса- g ци  к любому из регистров устройства 1, но считываютс  действительные данные только в том случае, если идет обращение к одному из буферов 3 данных . Рассмотрим этот случай. На вход

10 разрешени  дешифратора 15.2 поступает сигнал от дешифратора 9 адреса функ-. циональных узлов, а на второй вход разрешени  - сигнал Ввод, при этом активизируетс  тот выход дешифрато15 ра 15.2, код адреса которого находитс  на информационном входе этого дешифратора. Сигналом с активизированного выхода дешифратора 15.2 разрешаетс  передача информации с ма20 гистрали данных блоков 6 пам ти через соответствующий буфер 3 данных на вход приемопередатчика 7. В это же врем  сигнал Ввод.поступает на вход дешифратора 11, работа которо25 го разрешена сигналом с выхода дешифратора 10. Поэтому на выходе дешифратора 11 по вл етс  сигнал Ответ и сигнал считывани  приемопередатчика 7. По этому сигналу приемо30 передатчик 7 переключаетс  на передачу информации с информационного входа на информационньй вход-выход устройства 1, поэтому данные с выхода одного из буферов 3 данных (тем

2g самым с части магистрали данных блоков 6 пам ти) транслируютс  на магистраль процессора. Процессор, получив сигнал Ответ от устройства 1, считывает данные и снимает сигнал 40 ДТЧ, а следовательно, и сигнал

Ввод с магистрали. Далее устройство 1 снимает сигнал Ответ, приемопередатчик 7 переключаетс  в исходное состо ние, прекращаетс  передача ин45 формации через буфер 3 данных. Процессор снимает сигнал ОБМ и на этом цикл обмена Ввод заканчиваетс .

В алгоритмах дл  циклов записи и 50 чтени  одного слова блоков 6 пам ти (фиг. 4 и 5) прин ты обозначени :

X - константа или им  константы; (ЭХ - константа есть абсолютный

адрес; 55 (X) - содержимое  чейки или реги . стра X есть данные; (а)(Х) - содержимое  чейки или регистра X есть абсолютный адрес;

Rj - им  регистра с номером i. Дл  случа  сопр жени  устройства 1 с восемью блоками 6, емкостью по 64К 16-разр дных слов каждый узлы имеют адреса:

176000.-176036

.76040g 176042,

8

176044

в

Буферы данных 3 Триггер 13 Регистр 14 управлени  блоками пам ти

Регистр 4 адреса  чеек пам ти.

Коды команд управлени  блоками 6 пам ти:

0Невыбор

1Чтение 2Запись

3Невыбор Комментарии к алгоритму.на фиг.4:

1- RO содержит начальный адрес даннь х в пам ти процессора; R1 используетс  при обращении к устройству сопр жени  1; R2 содержит текущий адрес  чейки пам ти блока 6 пам ти,

2 B Rl занесен адрес нулевого буфера 3 данных,

3- одно слово из пам ти процессора (16 бит) занесено в один из буферов 3 данных. Проведен инкремент адресов в регистрах RD и RI, При обмене словами инкремент адреса равен 2.

4- во все буферы данных занесена информаци  из пам ти процессора.

5- выходы регистров буферов 3 данных подключены к магистрали данных блока 6 пам ти. В R1 находитс  адрес регистра 4 адреса  чеек пам ти

6- в регистр 4 адреса  чеек пам ти занесен текзпций адрес  чейки пам ти .

7- подана команда записи на врем  50 мс.

8- команда записи сн та, триггер 13 обнулен.

9- запись одного слова блока пам ти , равного 256 бит, проведена.

Комментарии к алгоритму на фиг.5 5

1- RO содержит начальный а:дрес массива пам ти процессора, куда счи тываетс  информаци  из блока 6 пам ти . Р1 используетс  при обращении к

.буферам 3 данных. R2 содержит текущи адрес  чейки пам ти блока 6 пам ти.

2- в регистр 4 адреса  чеек пам ти занесен адрес  чейки пам ти;

в регистр 14 управлени  блоком пам ти занесена команд чтени ; в R1 занесен адрес ртупе.вого буфера 3 данных.

0

5

0

5

0

5

5

0

5

3- в пам ть процессора осущест- влена пересылка части слова из блока

6 пам ти (16 бит); адреса пам ти процессора и буфер 3 данных инкременти- рованы.

4- команда чтени  сн та.

5- чтение одного слова блока пам ти , равного 256 бит, проведено.

На временных диаграммах циклов записи и считывани  одного слова (фиг. 6-и 7) обозначено: Т1,...,Т7, Т9,...5Т12 - циклы обмена Вывод, процессора; Т13,.Т14 - цикл обмена Ввод процессора; Т8 - цикл записи одного слова; Т15 - цикл считывани  одного слова; t - врем , необходимое дл  записи одного слова в  чейку пам ти блока 6 пам ти, Цикл пам ти одного слова осуществл етс  следующим образом.

Циклы Т1,...,Т2 - последовательна  запись информации в регистры 17 буферов 3 данных;

Цикл ТЗ - запись информации э триггер 13, т.е. включение сигнала чтени  данных из регистров 17, По фронту сигнала Вывод данные занос тс  в триггер 13, вследствие этого разрешаетс  считывание из регистров 17 и информационное слово из регистров 17 поступает на магистраль 19 данных .

Циклы T4,,.jT5 - запись информации в р&гкстры 4 адреса, запись в устройство адреса выбранной  чейки блока 6 пам ти. По фронту сигналов Вывод адрес поступает на.магистраль адреса блоков 6 пам ти.

Цикл Т6 - запись информации в регистр 14, по фронту сигнала Вывод происходит установка команды эаписи на входах управлени  требуемого блока 6 пам ти, С этого момента начитаетс  запись в этот- блок, :

Процессор отсчитывает В1Лем  t, необходимое дл  записи одного слова в блок 6 пам ти, если он вьтолнен на элементах пам ти со временем записи большим, чем выполнени  цикла обмена Вывод процессора.. Если блок 6 пам ти.вьшолнен на ОЗУ, врем  не отсчитываетс ;

Цикл Т7 - запись информации В регистр 14 команд управлени  блоками пам ти, по окончании времени t процессор снимает команду записи с

у150

входов управлени  соответствующего бло ка 5 пам ти. Цикл записи одного слова Т8 заканчиваетс .

В цикле записи одного слова пор - док выполнени  циклов обмена процессора Т1,...,Т5 может быть произвольным . Цикл ТЗ выполн етс  только один раз, перед запись первого слова.

Цикл считывани  одного слова осу- ществл етс  следующим образом.

Циклы Т9,...,Т10 - запись информации в регистры А адреса, запись в устройство адреса выбранной  чейки пам ти;

Цикл Т11 - запись информации в триггер 13 снимаетс  сигнал разрешени  чтени  данных из регистров 17, выходы регистров 7 перевод тс  в третье состо ние. Цикл Т11 выполн - етс  только в том случае, если перед считыванием осуществл лись си в блок 6 пам ти;

Цикл Т12 - запись информации в ре гистр 14 команд управлени  блоками пам ти, по фронту сигнала Вывод на входах управлени  требуемого блок 6 пам ти устанавливаетс  команда чтение , после установки этой команды через врем  выборки, определ емое типо микросхем пам ти блока 6 пам ти, на магистрали данных блоков 6 пам ти по вл ютс  считываемые данные, кото- рые поступают на входы передатчика, данных буферов 3 данных;

Циклы Т13,...,Т1А - последовательное считывание информационного слова с магистрали данных блоков 6 пам ти через передатчики 18 данных буферов 3 данных,

В дальнейшем выборка очередного слова осуществл етс  процессором записью в устройство соответствующего адреса  чеек пам ти, если считывание осуществл етс  из одного блока 6 па- м ти. Если считывание осуществл етс  из разных блоков 6 пам ти, то после окончани  очередного цикла считывани  слова, процессор должен снимать команду чт.ени  с управл ющих входов блока 6 пам ти, а после записи в устройство нового адреса  чейки пам ти нового блока 6 пам ти устанавливать команду чтени  на входах управлени  этого блока 6 пам ти.

При вьшолнении цикла считывани  одного слова. Т15 пор док выполнени  циклов обмена процессора Т9,,...,Т12,

10

а также циклов Т13,.,.,Т14 может быть произвольным,

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  процессора с группой блоков пам ти, содержащее канальный приемопередатчик, регистр адреса, дешифратор адреса устройства и дешифратор управл ющих сигналов, причем вход-выход канального приемопередатчика  вл етс  входом-выходом устройства дл  подключени  к адресно-информационной шине процессора, а вход считывани  - соединен с первым выходом дешифратора управл ющих сигналов, первый и второй входы которого  вл нЬтС-  соответствующими входами устройства дл  соединени  с выходами сигналов Ввод и Вывод процессора, а третий вход подключен к выходу дешифратора адрес устройства, группой входов соединенного с группой выходов регистра адреса , вход которого соединен с выходом канального приемопередатчика, синхровход  вл етс  входом устройства дл  подключени  к синхронизирующим выходам процессора, отличающеес  тем, что, с целью расширени  класса решаемых задач за сче обеспечени  режимов работы с блоками пам ти различных типов, в него введены группа регистров команд управлени  блоками пам ти, триггер, группа буферных регистров данных, дешифратор функциональных узлов, дешифратор команд управлени  блоками пам ти , дешифратор адреса  чеек пам ти , группа регистров  чеек пам ти и два дешифратора данных, причем информационные входы регистров команд управлени  блоками пам ти группы соединены с первыми информационными входами-выходами буферных регистров данных группы, информационными входами регистров адреса  чеек пам ти группы, информационным входом триггера и выходом и информационным входом канального приемопередатчика, группа выходов регистра адреса устройства соединена с группами информационных входов дешифратора команд управлени  блоками пам ти, дешифратора адреса  чеек пам ти, первого, второго дешифраторов данных и дешиф- pa-iupa функциональных узлов, входом

   разрешени  подключенного к выходу дешифратора адреса устройства, а первым - четвертым выходами соединенного соответственно; с входом разрешени  записи триггера, первым входом разрешени  дешифратора команд управлени  блоками пам ти, первыми входами разрешени  первого и второго дешифраторов данных и первым входом разрешени  дешифратора адреса  чеек пам тиJ группа выходов которого соединена с синхровходами регистров  чеек пам ти Группы, выходы которых образуют группу выходов устройства дл  подключени  к магистрали адреса бло- ков пам ти группы, выходы регистров команд управлени  блоками пам ти образуют группу выходов устройства дл  подключени  к магистрали управлени  блоков пам ти группы, а синхровходы соединены.с группой выходов дешифратра команд управлени  блоками пам ти, второй вход разрешени  которого соединен с входом устройства дл  подклю- 25сигналов  вл ютс  соответственно

   чени  к выходу сигнала Вывод про-входом и выходом устройства дл  подцессора и соединен с сирхровходомключени  выхода выработки и сии триггера и вторыми входами разреше-хронизирующего входа процессо Ки  дешифратора адреса  чеек пам тира.

   0107112

   и первого дешифратора данных, группа ВЫХОДОВ которого соединена с входами записи буферных регистров данных

   g группы, вторые информационные входы- выходы которых образуют группу входов- выходов устройства дл  подключени  к магистрали данных блоков пам ти группы , а входы разрешени  передачи сое10 динены с группой выходов второго дешифратора данных, второй разрешаюш;ий вход которого соединен с входом устройства дл  подключени  к выходу сигнала Ввод процессора, входы разре15 шени  чтени  буферных регистров данных соединены с выходом триггера, вход сброса которого соединен с входами сброса регистров команд управлени  блоками пам ти и  вл етс  вхо20 дом устройства дл  подключени  к выходу сигнала Сброс процессора, вход старшего информационного разр да регистра адреса устройства и второй выход дешифратора управл ющих

   Т а б л и ц а 1

   Код

   Назначение команды

   У1 УО

   О Невыбор блока пам ти (запрет блока пам ти)

   1 Чтение информации из блока пам ти

   О Запись информации в блок .пам ти

   . 1 Стирание информации - дл  блоков пам ти на

   основе ППЗУ с элек- - трическим стиранием и записью информации Запрет блока пам ти - дл  блоков пам ти на

   основе ППЗУ с электрической записью и ультрафиолетовым стиранием информации

   25 4

   «о

   5

   Физ.2

   Сношо

   (i76042MO Запустить тайнер на 6peMfl 50 НС

   @i176Q40)-0

   С конец

   Зо Зк

   Фиг4

   СЙшло )

   /7Ш4: /у 2;

   (Ri)-176000

   @(РО)-ф(Р1) (RO)-iRQ)Z (Ri)-(

   -р

   Cs

   {j(OHeu, Фиг. 5

   ЙW5a. Ъ «ii S.f