SU1478363A1 - Устройство синхронизации равнодоступной многоадресной системы радиосв зи - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение точности синхронизации (С). Устройство содержит согласованный фильтр 1, блок 2 тактовой С, блок 3 канальной С, состо щий из сумматора 12 по модулю два, усредн ющего блока 13, управл ющего элемента 14 и управл емого делител  15 частоты, временной дискриминатор 4, интегратор 5, блок 6 грубого фазировани , г-р 7 сетки частот, корректирующий блок 8, делитель 9 частоты и распределители 10 и 11. По фазирующим сигналам, поступающим из канала св зи, формируютс  импульсы разметки временных каналов. При этом производитс  выделение импульсов С с помощью фильтра 1, который через блок 6 грубого фазировани  осуществл ет грубое фазирование канальной С путем установлени  регистров распределителей 10 и 11 в соответствующее состо ние. Точное фазирование канальной С производитс  блоком 3 канальной С, выполненным в виде след щей системы. Полученна  текуща  оценка канальной С используетс  дл  С распределител  10. Процесс корректировки фаз распределител  11 разбиваетс  на два этапа: определение средней задержки и корректировка фазы по результатам измерений. Определение средней задержки производитс  с помощью дискриминатора 4 и интегратора 5, а корректировка фазы - с помощью корректирующего блока 8. 3 ил.

Description

Изобретение относитс  к электросв зи и может быть использовано дл  синхронизации многоканальных синхронно-адресных систем св зи с временным разделением каналов.

Целью изобретени   вл етс  повышение точности синхронизации.

На фиг.1 представлена структурна  электрическа  схема устройства синхронизации равнодоступной многоадресной системы радиосв зи; на фиг.2 и 3 -.соответственно структурные электрические схемы согласованного фильтра и интегратора.

Устройство синхронизации равнодоступной многоадресной системы радиосв зи содержит согласованный фильтр 1, блок 2 тактовой синхронизации , блок 3 канальной синхронизации , временной дискриминатор 4, интегратор 5, блок 6 грубого фазировани , генератор 7 сетки частот, корректирующий блок 8, делитель 9 частоты , распределитель 10 и дополнительный распределитель 11.

Блок 3 канальной синхронизации содержит сумматор 12 по модулю два, усредн ющий блок 13, управл ющий элемент 14 и управл емый делитель 15 частоты.

Согласованный фильтр 1 содержит коммутатор 16, регистр 17 сдвига, опорный генератор 18, перемножитель 19, элемент И 20, счетчик 21 импульсов и дешифратор 22.

Интегратор 5 содержит элементы И 23-29, реверсивный счетчик 30, дешифраторы 31-36, элементы ИЛИ 37 и 38, RS-триггер 39.

Устройство синхронизации равнодоступной многоадресной системы радиосв зи работает следующим образом Система св зи, в которой синхронизаци  производитс  с помощью устройства синхронизации равнодоступной многоадресной системы радиосв зи, состоит из М мобильных работающих на одной частоте приемопередающих станций, произвольно расположенных на местности и наход щихс  одна от другой на различных рассто ни х. Длительности временного канала и временного цикла принимаютс  одинаковыми дл  всех станций системы. Дл  исключени  перекрыти  временных каналов между ними вводитс  защитный интервал, длительность которого равна удвоенному времени ()

распространени  радиосигнала на предельное рассто ние, прин тое между станци ми в системе.

Синхронность временных каналов всех станций устанавливаетс  по сигналу передатчика, начавшего работу первым. В этом случае прекращаетс  несинхронна  автономна  разметка

временных каналов на остальных станци х , и от прин того фазирующего сигнала, который передаетс  в начале временного канала, начинаетс  нова  разметка, синхронна  дл  всех. При

включении новых передатчиков синхронизаци  приемных и передающих распределителей в каждом устройстве производитс  на основе усреднени  параметров от всех принимаемых фазирую0 щих сигналов. Причем передающий распределитель формирует выходные сигналь с учетом опережени  фазы относительно приемного распределител  на величину усредненной задержки между

5 временными каналами.

По фазирующим сигналам, поступающим из канала св зи, обеспечиваетс  формирование импульсов разметки временных каналов. При этом производит0 с  выделение импульсов синхронизации с помощью согласованного фильтра 1, который через блок 6 грубого фазировани  осуществл ет первоначальное (грубое) фазирование канальной синх5 ронизации путем установлени  регистров распределител  10, дополнительного распределител  11 и управл емого делител  15 в соответствующее состо ние (фиг.1).

0 Выделение импульса синхронизации производитс  следующим образом.

Выборки входного сигнала с каждым тактовым импульсом принимаемого фазирующего сигнала занос тс  в первый

5 разр д регистра 17 фильтра 1 (фиг.2). Затем вход регистра 17 закрываетс  в течение В тактов, следующих с частотой BfT (где В, fT - соответственно база и тактова  частота фазирующего сигнала), осуществл етс  рециркул ци  выборки. Поскольку длина регистра 17 равна В-1 разр дов, то в момент занесени  следующей выборки в первый разр д предыдуща  выборка оказываетс  во втором разр де. Когда регистр 17 полностью заполн етс  выборками из фазирующего сигнала, перва  выборка последний раз поступает на перемножитель 19 и исчезает,

0

5

а в первый разр д заноситс  нова  выборка. Опорный сигнал формируетс  на выходе опорного генератора 18, продвижение в котором осуществл етс теми же тактовыми импульсами, что в в регистре М. Поэтому входной сигнал сжимаетс  во времени в В раз, а выборки скольз т относительно опорного сигнала. За период фазирующего сигнала происходит совпадение фаз опорного и выборок фазирующего сигналов. Коррел ционный интеграл вычисл етс  перемножителем 19, счетчиком 21 и дешифратором 22.

Импульсы синхронизации с выхода дешифратора 22 поступают на вход блока 6 грубого фазировани  и обеспечивают режим установлени  синхронизма . Сигнал с выхода перемножител  19 поступает на вход сумматора 1 и  вл етс  информацией дл  точного фазировани  и поддержани  синхронизма .

Точное фазирование канальной синх ронизации производитс  блоком 3 канальной синхронизации, выполненным в виде след щей системы. Формирование дискриминационной характеристики блока осуществл етс  путем суммировани  по модулю два сигналов с выхода перемножител  19 и меандровой функции с выхода управл емого делител  15. Вс кое рассогласование опоного сигнала относительно синфазного состо ни  дает преобладание того или иного знака. Величина рассогласовани  представл етс  в виде кода усредн ющего блока 13 {реверсивного счетчика). Если опорный сигнал отстает (опережает) от центра разр женного импульса, определ емого последним битом фазирующего сигнала, то осуществл етс  изменени частоты на выходе управл ющего элемента 14 путем добавлени  (исключени ) импульсов в исходную последовательность . После делени  этой последовательности в управл емом делителе 15 на первом выходе последнего образуетс  текуща  оценка канальной синхронизации. Эта оценка используетс  дл  синхронизации распределител  10.

Процесс корректировки фаз дополнительного распределител  11 разбиваетс  на два этапа: определение средней задержки и корректировка

10

15

20

25

фазы передающего распределител  по результатам измерений.

Определение средней задержки в устройстве синхронизации равнодоступной многоадресной системы радиосв зи производитс  в помощью временного дискриминатора 4 и интегратора 5.

Временный дискриминатор 4 формирует сигнал рассогласовани  (знак и величину рассогласовани ) между входными (с согласованного фильтра 1) и опорным (с управл емого делител  15) сигналами в каждом временном канале. Пределы рассогласований задаютс  распределителем 10 и рассчитываютс  на максимальную дальность работы системы (удвоенной задержки 2Cj лай)

Усреднение полученных значений рассогласований производитс  в интеграторе 5 (фиг.З) при помощи следующих операций: накопление рассогласований в реверсивном счетчике 30

N

(- в виде

а( (где а.,- приращение

1

кода счетчика 23 в i-м временном канале), сравнение текущего значени  суммарного кода с пороговыми значени ми (при помощи дешифраторов 31-34), формирование установочных сигналов при сравнении импульсов с выходов дешифраторов 32 и 33 и дешифраторов 35 и 36.

В результате совпадени  сигналов с выходов дешифраторов 32, 33, 35 и 36 на соответствующем выходе интегратора 5 по вл ютс  импульсы, последний по времени из которых устанавли- вает регистр фазовращател  корректирующего блока 8 в код, соответствующий опережающей передаче выходного сигнала.

Опережение передачи информации осуществл етс  в соответствии с выражением

0

5

N

i-оср- м L(x&ii )

л-{

где xMi и х,,

И)

-временные координаты входного (с выхода фильтра 1) и опорного (с выхода управл емого делител  15) сигналов;

-количество каналов усреднени .

Дл  предотвращени  скачкообразного изменени  кода реверсивного счетчика 28 в направлени х 00...О, 11... 1 и 11 ...1,00...0 производитс  блокирование поступлени  импульсов на тактовый вход реверсивного счетчика 30. Такое блокирование осущест вл етс  при условии, если значение сигналов на шинах добавлени  и вычи тани  не мен етс . Операци  запрета счета обеспечиваетс  при помощи сиг нала с выхода RS-триггера 39. При достижении кода реверсивного счетчика 30 значени  11... 1 на выходе дешифратора 31 формируетс  импульс, который через элементы И 24 и ИЛИ 3 опрокидывает RS-триггер 39 в нулево состо ние, что приводит к прекращению поступлени  импульсов на такто- вый вход реверсивного счетчика 30. В таком состо нии реверсивный счетчик 30 находитс  до тех пор, пока не смен тс  сигналы на шинах добавлени  и вычитани . В этом случае RS-триггер 39 устанавливаетс  в единичное состо ние, что разрешает поступление импульсов на тактовый вход реверсивного счетчика через элемент И 23.

Когда код реверсивного счетчика 30 равен 00...О, производ тс  аналогичные действи  по блокированию элемента И 23 с помощью дешифратора 34, элементов И 26 и,27, элемента ИЛИ 38 и RS-триггера 39.

Claims (1)

1. Формула изобретени 

   Устройство синхронизации равно- доступной многоадресной системы радиосв зи , содержащее последовательно соединенные согласованный фильтр блок грубого фазировани , распределитель и блок тактовой синхронизации , выход которого подсоединен к тактовому входу согласованного филь ра, а также генератор сетки частот, делитель частоты и блбк канальной синхронизации, информационный вход

   которого подключен к второму выходу согласованного фильтра, второй выход распределител  подсоединен к тактовым

   5 о

   Q

   5

   5

   0

   входам блока грубого фазировани  и блока канальной синхронизации, дополнительный тактовый вход которого и тактовые входы распределител  и блока тактовой синхронизации подключены к соответствующим выходам генератора сетки частот, а информационный вход согласованного фильтра подсоединен к информационному входу блока тактовой синхронизации, причем информационный вход согласованного фильтра и первый выход распределител   вл ютс  соответственно входом и выходом устройства, отличающеес  тем, что, с целью повышени  точности синхронизации, введены последовательно соединенные временной дискриминатор, интегратор и корректирующий блок, а также дополнительный распределитель, при этом первый и второй информационные входы и вход сигнала канальной синхронизации временного дискриминатора подключены соответственно к выходам согласованного фильтра, распределител  и блока канальной синхрониза- ции, управл ющий вход и первый выход которого подключены соответствен но к выходу блока грубого фазировани  и входу сигнала канальной синхронизации распределител , входы сигнала канальной синхронизации интегратора и корректирующего блока подключены к второму выходу блока канальной синхронизации, объединенные входы сигнала грубого фазировани  корректирующего блока и дополнительного распределител  и вход сигнала грубого фазировани  временного дискриминатора подключены соответственно к выходу и дополнительному выходу блока грубого фазировани , выход корректирующего блока через делитель частоты подсоединен к входу корректирующего сигнала дополнительного распределител , тактовый вход которого и тактовый вход временного распределител  подключены к соответствующим выходам генератора сетки частот, причем выход дополнительного распределител   вл етс  дополнительным выходом устройства.