Claims (1)
Формула изобретени Invention Formula
Устройство дл выполнени дискретного преобразовани урье, содержащее генератор тактовых импульсов, блок синхронизации и (N-1)/2 операционных блоков (N - размер преобраA device for performing a discrete Fourier transform containing a clock pulse generator, a synchronization unit and (N-1) / 2 operational blocks (N is the size of the transform
го в каждом такте снимаетс отфильтрованное значение X(k).In each cycle, the filtered value X (k) is taken.
Формула изобретени Invention Formula
Устройство дл выполнени дискретного преобразовани урье, содержащее генератор тактовых импульсов, блок синхронизации и (N-1)/2 операционных блоков (N - размер преобразовани ), причем первый выход 1-го , (N-O/2-1 операционного блока подключен к первому информационному входу (i+l)-ro операционного блока, . второй информационный вход и первый тактовый вход 1-го операционного блока подключены соответственно к второму и третьему выходам (i+l)-ro операционного блока, выход генератора тактовых импульсов подключен к тактовому входу блока синхронизации и вторым тактовым входам всех операционных блоков, при этом j-йA device for performing a discrete Fourier transform containing a clock pulse generator, a synchronization unit and (N-1) / 2 operational blocks (N is the conversion size), the first output of the 1st, (NO / 2-1 operating unit is connected to the first information block). the input (i + l) -ro of the operation unit, the second information input and the first clock input of the 1st operation unit are connected respectively to the second and third outputs (i + l) -ro of the operation unit, the output of the clock generator is connected to the clock input of the block sync and in clock inputs of all operating units, with the jth
10ten
сумматор, регистр и коммутатор, а в j-й операционный блок введен третий регистр, при этом выход блока пам ти подключен к первому информационному входу коммутатора, информационным входам накапливающего сумматора и регистра, выход которого подключен к первому входу сумматора, выход которого вл етс информационным выходом устройства, информационным входом которого вл ютс соединенные между собой информаци20an adder, a register and a switch, and a third register is entered into the j-th operational block, while the output of the memory block is connected to the first information input of the switch, the information inputs of the accumulating adder and the register whose output is connected to the first input of the adder whose output is information the output of the device whose information input is interconnected information
2525
30thirty
онный вход блока пам ти и второй ин0 1 (N-0/2-1 операционный блок содер-|5 формационный вход коммутатора, выход жит первый и второй регистры, первый и второй сумматоры, первый и второй умножители, первый и второй буферные регистры, элемент НЕ, элемент И и триггер, выход которого подключен к первому входу элемента И, выход которого подключен к тактовым входам первого и второго буферных регистров , выходы которых подключены к первым входам соответственно первого и второго умножителей, выходы которых подключены соответственно к первому и второму входам первого сумматора, выход которого подключен к первому входу второго сумматора, выход которого подключен к информационному входу первого регистра, выход элемен- та НЕ подключен к второму входу элемента И и тактовому входу первого регистра, информационные входы второ- 35 го регистра и первого буферного регистра соединены между собой,и вл ютс первым информационным входом операционного блока, вторым информационным входом которого вл етс второй 40 вход второго сумматора , выход второго регистра подключен к информационному входу второго буферного регистра и вл етс первым выходом операционного блока, вторым выходом которого вл етс выход первого регистра, первым тактовым входом операционного блока вл етс первый установочный вход триггера, второй установочный вход которого соединен с так45the on-chip input of the memory unit and the second in0 1 (N-0 / 2-1 operational block contains the switchboard input, the output goes first and second registers, first and second adders, first and second multipliers, first and second buffer registers, the element is NOT, the element is And and the trigger, the output of which is connected to the first input of the element And, the output of which is connected to the clock inputs of the first and second buffer registers, the outputs of which are connected to the first inputs of the first and second multipliers, the outputs of which are connected respectively to the first and second the inputs of the first adder, the output of which is connected to the first input of the second adder, the output of which is connected to the information input of the first register, the output of the element is NOT connected to the second input of the AND element and the clock input of the first register, the information inputs of the second register and the first buffer register interconnected, and are the first information input of the operation unit, the second information input of which is the second 40 input of the second adder, the output of the second register is connected to the information input the second buffer register, and is the first output of the operating unit, the second output of which is the output of the first register, the first clock input operating unit is a first installation trigger input, a second input coupled installation with tak45
5050
которого подключен к первому информационному входу первого, операционного блока, второй выход которого подключен к второму входу сумматора, третий выход 1-го операционного блока подключен к третьему информационному входу (i+l)-ro операционного блока, первый выход блока синхронизации подключен к третьим тактовым входам всех операционных блоков, второй выход блока синхронизации подключен к установочному входу накапливающего сумматора, выход которого вл етс выходом посто нной составл ющей устройства , входом выбора режима которого вл ютс соединенные между собой управл ющий вход коммутатора и вход выбора режима блока синхронизации , третий, четвертый и п тый выходы которого подключены соответственно к тактовому входу регистра, адресному входу блока пам ти и адресному входу блока посто нной пам ти, выход которого подключен к третьему информационному входу первого операционного блока, шестой выход блока синхронизации подключен к первому тактовому входу (N-l/2)-ro операционного блока, выход генератора тактовых импульсов подключен к тактовому входу накапливающего сумматора, причем в j-м операционном блоке выход третьего регистра подключен к второму входу второго умножител и вл етс третьим выходом операционного блока, третьим информационным входом которого вл ютс соединенные между собой второй вход первого умножител и информационный вход третьего регистра , тактовый вход которого вл етс третьим тактовым входом операционного блока.which is connected to the first information input of the first, operational unit, the second output of which is connected to the second input of the adder, the third output of the 1st operational unit is connected to the third information input (i + l) -ro of the operational unit, the first output of the synchronization unit is connected to the third clock the inputs of all operating units; the second output of the synchronization unit is connected to the setup input of the accumulating adder, the output of which is the output of the constant component of the device, the input of the mode selection of which The interconnected control input of the switch and the mode selection input of the synchronization unit, the third, fourth and fifth outputs of which are connected respectively to the register clock input, the address input of the memory block and the address input of the permanent memory unit, the output of which is connected to the third the information input of the first operation unit, the sixth output of the synchronization unit is connected to the first clock input (Nl / 2) -ro of the operation unit, the output of the clock generator is connected to the clock input accumulating In the jth operation unit, the output of the third register is connected to the second input of the second multiplier and is the third output of the operation unit, the third information input of which is the interconnected second input of the first multiplier and the information input of the third register, the clock input of which is It is the third clock input of the operating unit.
товым входом второго регистра, входом , элемента НЕ и вл етс вторым тактовым входом операционного блока, отличающеес тем, что, с целью упрощени устройства, оно содержит блок пам ти, блок посто нной пам ти, накапливающий сумматор,The input of the second register, the input of the item is NOT, and is the second clock input of the operation unit, characterized in that, in order to simplify the device, it contains a memory unit, a permanent memory unit that accumulates the accumulator,
сумматор, регистр и коммутатор, а в j-й операционный блок введен третий регистр, при этом выход блока пам ти подключен к первому информационному входу коммутатора, информационным входам накапливающего сумматора и регистра, выход которого подключен к первому входу сумматора, выход которого вл етс информационным выходом устройства, информационным входом которого вл ютс соединенные между собой информаци20an adder, a register and a switch, and a third register is entered into the j-th operational block, while the output of the memory block is connected to the first information input of the switch, the information inputs of the accumulating adder and the register whose output is connected to the first input of the adder whose output is information the output of the device whose information input is interconnected information
2525
30thirty
|5 формационный вход коммутатора, выход 35 40 5 formation input of the switch, output 35 40
5five
00
5five
которого подключен к первому информационному входу первого, операционного блока, второй выход которого подключен к второму входу сумматора, третий выход 1-го операционного блока подключен к третьему информационному входу (i+l)-ro операционного блока, первый выход блока синхронизации подключен к третьим тактовым входам всех операционных блоков, второй выход блока синхронизации подключен к установочному входу накапливающего сумматора, выход которого вл етс выходом посто нной составл ющей устройства , входом выбора режима которого вл ютс соединенные между собой управл ющий вход коммутатора и вход выбора режима блока синхронизации , третий, четвертый и п тый выходы которого подключены соответственно к тактовому входу регистра, адресному входу блока пам ти и адресному входу блока посто нной пам ти, выход которого подключен к третьему информационному входу первого операционного блока, шестой выход блока синхронизации подключен к первому тактовому входу (N-l/2)-ro операционного блока, выход генератора тактовых импульсов подключен к тактовому входу накапливающего сумматора, причем в j-м операционном блоке выход третьего регистра подключен к второму входу второго умножител и вл етс третьим выходом операционного блока, третьим информационным входом которого вл ютс соединенные между собой второй вход первого умножител и информационный вход третьего регистра , тактовый вход которого вл етс третьим тактовым входом операционного блока.which is connected to the first information input of the first, operational unit, the second output of which is connected to the second input of the adder, the third output of the 1st operational unit is connected to the third information input (i + l) -ro of the operational unit, the first output of the synchronization unit is connected to the third clock the inputs of all operating units; the second output of the synchronization unit is connected to the setup input of the accumulating adder, the output of which is the output of the constant component of the device, the input of the mode selection of which The interconnected control input of the switch and the mode selection input of the synchronization unit, the third, fourth and fifth outputs of which are connected respectively to the register clock input, the address input of the memory block and the address input of the permanent memory unit, the output of which is connected to the third the information input of the first operation unit, the sixth output of the synchronization unit is connected to the first clock input (Nl / 2) -ro of the operation unit, the output of the clock generator is connected to the clock input accumulating In the jth operation unit, the output of the third register is connected to the second input of the second multiplier and is the third output of the operation unit, the third information input of which is the interconnected second input of the first multiplier and the information input of the third register, the clock input of which is It is the third clock input of the operating unit.