SU1473083A1 - Способ аналого-цифрового преобразовани и устройство дл его осуществлени - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано в системах автоматизации научных экспериментов. Цель - повышение чувствительности и точности преобразовани . Сущность способа заключаетс  в многократном за врем  измерени  преобразовании входного сигнала во временной интервал и нахождении его среднего значени , причем отличительным признаком  вл етс  автоматический выбор верхнего порога сравнени  при этом преобразовании в зависимости от величины входного сигнала. Устройство дл  аналого-цифрового преобразовани  содержит интегратор 1, блок 2 умножени , первый и второй компараторы 3, 4, блок 5 управлени , генератор 6 тактовых импульсов, цифровой ключ 7, первый и второй счетчики 8, 9, накопительный регистр 10, цифроаналоговый преобразователь (ЦАП) 11, регистр 12, блок 13 делени , управл ющую входную шину 14, входную шину 15 преобразуемого сигнала, входную шину 16 нижнего порога сравнени , выходную шину 17. При выполнении ЦАП 11 функциональным устройство может быть использовано в качестве аналого-цифрового преобразовател  с нелинейной шкалой преобразовани . 2 с. и 1 з.п.ф-лы, 2 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  преобразовани  аналоговых сигналов в цифровые, на- пример сигналов, генерируемых детектором под действием рентгеновского излучени  в  дерной радиоэлектронике.

Цель изобретени  - повышение чувствительности и точности аналого-циф- рового преобразовани .

На фиг.Г приведена функциональна  схема устройства дл  аналого-цифрового преобразовани ; на фиг.2 - схема блока управлени .

Устройство дл  аналого-цифрового преобразовани  (фиг.1) содержит интегратор 1, блок 2 умножени , первый и второй компараторы 3 и А, блок 5 управлени , генератор 6 тактовых им- .пульсов, цифровой ключ 7, первый и второй счетчики 8 и 9, накопительный регистр 10, цифроаналоговый преобразователь (ЦАП) 11, регистр 12, блок 13 делени , управл ющую входную шину 14, входную шину 15 преобразуемого сигнала, входную шину 16 нижнего порогового сравнени , выходную шину 17.

. Блок управлени  (фиг.2) содержит первый RS-триггер 18, первый и второй формирователи 19 и 20 импульсов, первый, элемент И 21, вто рой RS-триггер 22, второй элемент И 23, третий формирователь 24 импульсов, третий и четвертый RS-триггеры 25 и 26, четвертый , п тый и шестой формирователи 27, 28 и 29 импульсов, элемент ИЛИ 30, седьмой, восьмой и дев тьй формирователи 31, 32 и 33 импульсов, третий элемент И 34, п тый RS-триггер 35.

Способ аналого-цифрового преобразовани  основан на использовании свойства расширени  динамического диапазона аналого-цифрового преобразовани  сигналов при повьш ении разр дности преобразовани , .обусловленного зависимостью разр дности преобразовани  от числа уровней квантовани  преобразуемого сигнала. Согласно предлагаемому способу осуществл ют заданную разр дность преобразовани  сигналов с нулевого нижнего значени  динамического диапазона без снижени  чувствительности и точности преобразовани .

0

с

10

5

5

0

5

0

Устройство, реализующее способ аналого-цифрового преобразовани .работает следующим образом. В исходном состо нии сиг налом с первого выхода блока 5 управлени  интегратор 1 заблокирован , напр жение на его выходе удерживаетс  на уровне ниже порога срабатьшани  первого компаратора 3, задаваемого сигналом на входной шине 16, первый и второй счетчики 8 и 9 наход тс  в нулевом состо нии. Код с выхода первого счетчика 8 подаетс  на вход регистра 12, который включен в режим записи входного кода. Инверсный двоичный код с выхода регистра 12 подаетс  на ЦАП 11, при помощи которого формируют выходное напр жение в соответствии с формулой

ивь,кг fN,,

где N КОД на выходе первого счетчика 8 в двоичном представлении;

1 N I - инверсный код на выходе регистра 12 в двоичном п представлении (в общем случае);

iU - цена одного кванта циф- роаналогового преобразовани  .

Напр жение на выходе ЦАП 11 в исходном состо нии принимает заданное максимальное значение. По сигналу , поступающему по шине 14, блок 5 управлени  разрешает работу интегратора 1 и входной ток, поступающий по шине 15, начинает зар жать емкость С интегратора 1. Напр жение на выходе интегратора 1 мен етс  в соответствии с формулой

и

ВЫХ (

1 С

где t - текущее врем ;

ig - входной ток устройства. Увеличение напр жени  на выходе интегратора 1 приводит к тому, что в некоторый момент времени t срабатывает первый компаратор 3. В этот момент времени разблокируетс  цифровой ключ 7 и сигналы с генератора 6 тактовых импульсов начинают поступать на счетный вход первого счетчика 8. По мере заполнени  первого счетчика 8 двоичный код на его выходе увеличиваетс , а инверсньш код на выходе регистра 12 уменьшаетс .

3

-

Так как этот код поступает на ЦАП 11, то напр жение на его выходе ступенчато уменьшаетс  от исходного масимального значени  до

Р вь.а («Л,Ли ,

где |Nj - текущее значение двоичнго кода на выходе первого счетчика 8.

Напр жение на выходе интегратора 1 продолжает расти и в некоторый момент времени Ugi,,x, сравн етс  с напр жением . При этом срабатывает второй компаратор 4. В этот мо

мент времени t блокируетс  цифровой ключ 7, а регистр 12 переводитс  в режим запоминани  значени  двоичного цифрового кода {N,j , который накоплен в первом счетчике 8 к моменту

t, дующее равенство

времени t. При этом достигаетс  слеи .

Uo

U6b,vi (N.I . u и.

-В BЫ)(1 1.-1J2

где - напр жение верхнего поро-

о

га; {N, инверсный код на выходе

регистра 12 в двоичном х представлении.

Интегратор устанавливаетс  в не ходное состо ние, во второй счетчик 9 записываетс  1.

Начинаетс  формирование следующего цикла интегрировани  входного сигнала . На втором и последующихциклах интегрировани  напр жение с выхода ЦАП 11 остаетс  посто нным. Первый счетчик 8 продолжает подсчитывать сигналы, проход щие через цифровой ключ 7, а второй счетчик 9 подсчитывает количество полных циклов интегрировани  входного сигнала. Содержимое первого счетчика 8 по окончании каждого цикла интегрировани  переписываетс  в накопительный регистр 10. К моменту окончани  времени преобразовани , определ емому сигналом на шине 14, в накопительном регистре 10 записан код N; , во втором

счетчике 9 записан код п числа пол- ных циклов интегрировани  в течение заданного времени преобразовани  входного сигнала.

По команде блока 5 управлени  блок 13 делени  вычисл ет величину

.,

14.

затем блок 2 умножени  вычисл ет величину

|w;

котора  с точностью до масштабного коэффициента М соответствует среднему значению входного тока за врем  преобразовани . Масштабный коэффициент М в случае, если напр жение нижнего порога на шине 16 равно О, равен

М ли- f с,

20

5

лс

ffJ

30

0

где f - частота тактовых импульсов

генератора 6.

Разр дность аналого-цифрового пре образовател , реализующего предлагаемый способ, увеличена на величину 1о82 («, N,;), где (N,,- N,j) - цифровой эквивалент разности между максимальной и минимальной длительностью первого цикла интегрировани , что свидетельствует о повышении чувствительности и точности преобразовани . Предлагаемый способ и устройство могут быть использованы дл  получени  нелинейных характеристик преобразовани  при выполнении цифро-ансшогового преобразовател  функциональным с монотонной (выпуклой или вогнутой) характеристикой преобразовани .

Claims (3)

1. Способ аналого-цифрового преобразовани , основанный на последовательном выполнении циклов интегрировани  входного сигнала в течение заданного интервала времени, в каждом из которых формируют сигнал, пропорциональный интегралу от входного сигнала, начина  от первоначального уровн  сигнала, меньшего нижнего заданного порогового уровн , осущест- вл ют сравнение сформированного сиг- нала с заданным нижним и верхним пороговыми уровн ми, формирование информационного интервала времени с длительностью, определ емой моментами равенства сформированного сигнала соответственно нижнему и вер хне- му пороговым уровн м, и заполнение информационного интервала времени импульсами заданной частоты, восстанавливают первоначальный уровень сигнала , после чего осуществл ют под5

счет количества импульсов заданной частоты дл  всех информационных интервалов времени и определ ют его усредненное значение по числу циклов интегрировани , обратную величину которого используют при формировании выходного кода, отличающий с   тем, что, с целью повышени  чувствительности и точности преобразовани , на первом цикле интегрировани  входного сигнала верхний пороговый уровень формируют путем преобразовани  текущего числа ипульсов заданной частоты заполнени  первого информационного интервала в текущий инверсный код с одновременным цифроаналоговьи преобразованием инверсного кода- в аналоговьй сигнал и в момент окончани  первого инфор- мационного. интервала запоминают значение текущего инверсного кода, а соответствующий ему аналоговый сигнал используют в качестве верхнего

делени , управл ющий вход объедине со счетным входом второго счетчика выходы которого подключены к соотв ствующим вторым информационным вхо дам блока делени , отличающеес  тем, что, с целью повышени  чувствительности и точности преобразовани , в него введены бло умножени , регистр и цифроаналого- вый преобразователь, выход которог подключен к второму входу второ1 о компаратора, входы объединены с со ветстаующими первыми информационны входами блока умножени  и подключ ны к соответствующим инверсным вых дам регистра, информационные входы которого объединены с соответствую щими информационными входами накоп тельного регистра, управл ющий вхо подключен к второму выходу блока у равлени , третий выход которого по ключен к управл ющему входу цифрового ключа, четвертьй выход - к вх

порогового уровн  на последующих цик- 25 ду обнулени , первого счетчика, п лах интегрировани , а до формировани  выходного кода усредненное значение количества подсчитанных импульсов заданной частоты уменьшают кратно запомненному в первом цикле интегрировани  значению текущего инверсного кода.

30

тый выход - к счетному выходу втор го счетчика, шестой выход - к ynpa л ющему входу блока делени , инфор мационные выходы которого подключе к соответствующим вторым информаци ным входам блока умножени , управл ющий вход которого подключен к в ходу окончани  вычисл.ений блока де ни , выход окончани  вычислений по 35 ключен к четвертому вхЬду блока уп равлени , информационные выходы  в л ютс  шиной выходного кода.

2. Устройство дл  аналого-цифрового преобразовани , содержащее интегратор , информационный вход которого  вл етс  входной шиной преобразуемого сигнала, управл ющий вход подключен к первому выходу блока управлени , выход подключен к первьм входам первого и второго компараторов , второй вход первого компаратора  вл етс  входной шиной нижнего порога сравнени , выходы первого и второго компараторов подключены соответ ственно к первому и второму входам блока управлени , третий вход которого  вл етс  управл ющей входной шиной , цифровой ключ, информационный вход которого подключен к выходу генератора тактовых импульсов, выход подключен к счетному входу первого счетчика, вход обнулени , которого объединен с входом обнулени  второго счетчика, выходы подключены к соответствующим информационным входам накопительного регистра, выходы которого подключены к соответствующим первым информационным входам блока

делени , управл ющий вход объединен со счетным входом второго счетчика, выходы которого подключены к соответствующим вторым информационным входам блока делени , отличающеес  тем, что, с целью повышени  чувствительности и точности преобразовани , в него введены блок умножени , регистр и цифроаналого- вый преобразователь, выход которого подключен к второму входу второ1 о . компаратора, входы объединены с соот ветстаующими первыми информационными входами блока умножени  и подключены к соответствующим инверсным выходам регистра, информационные входы которого объединены с соответствующими информационными входами накопительного регистра, управл ющий вход подключен к второму выходу блока управлени , третий выход которого подключен к управл ющему входу цифрового ключа, четвертьй выход - к входу обнулени , первого счетчика, п 30

к

тый выход - к счетному выходу второ - го счетчика, шестой выход - к ynpaq- л ющему входу блока делени , информационные выходы которого подключены к соответствующим вторым информационным входам блока умножени , управл ющий вход которого подключен к выходу окончани  вычисл.ений блока делени , выход окончани  вычислений под- 35 ключен к четвертому вхЬду блока управлени , информационные выходы  вл ютс  шиной выходного кода.

3. Устройство по п.2, отличаю щ е е с  -тем, что блок управлени  выполнен на первом - п том RS- триггерах, первом - дев том формировател х импульсов, первом, втором и третьем элементах И, элементе ИЛИ, выход которого  вл етс  вторым выходом блока, первый вход объединен с S-входом первого RS-триггера и подключен к первому выходу четвертого формировател  импульсов,второй вход подключен к выходу шестого формировател  импульсов, вход которого подключен к выходу первого RS- триггера, которого объединен с первым входом второго элемента Hj R-входом третьего RS-триггера, входом второго формировател  импульсов и подключен к выходу первого формировател  импульсов, вход которого  вл етс  вторым входом блока и под