SU1444893A1 - Буферное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении буферных запоминающих устройств системы сбора и обработки измерительной информации . Цель изобретени  - расширение области применени  устройства ,а счет управлени  скоростью считывани  данных из накопител . Устройство содержит накопитель 1, блок 2 элементов И, мультиплексор 3, счетчик 4 адресов записи, счетчик 5 адресов чтени , счетчик 6 объема пам ти, регистр 7, блок 8 анализа загрузки пам ти , блок 9 формировани  сигналов чтени , элементы И 10, 11, Использование изобретени  в системах сбора и обработки измерительной информации за счет управлени  скоростью считывани  данных из накопител  позвол ет резко снизить объем буфера приемных устройств обработки. 2 з.п..ф-лы, 2 ил. , 1 т абл. i (Л

Description

4;;

4: 4i

00

(puZ,i.

15 1

Изобретение отрюситс  к вычислительной технике и может быть использовано при построении буферных запоминающих устройств (ВЗУ) системы сбора и обработки измерительной информации .

Цель изобретени  - расширение области применени  устройства за счет управлени  скоростью считывани  данных из накопител .

На фиг.1 представлена структурна  схема предлагаемого БЗУ; на фиг,2 - блок-схемы блока формировани  сигналов чтени  и блока анализа загрузки пам ти.

Устройство содержит накопитель 1, блок 2 элементов И, мультиппексор 3, счетчик 4 адресов записи, счетчик 5 адресов чтени , счетчик 6 объема пам ти , регистр 7, блок 8 анализа загрузки пам ти, блок 9 формировани  сигналов чтени , элементы И 10 и И, вход.12 синхронизации записи, вход 13 синхронизации чтени , информационный вход 14 и вход 15 начальной загрузки.

Блок 8 анализа загрузки пам ти содержит элементы И-НЕ 1&, 17 и 18, блоки 19 и 20 сравнени  и элемент Щ1И-НЕ 21, Блок 9 формировани  сигналов чтени  содержит элементы И 22- 25, триггеры 26 и 27, делитель 28 частоты, элемент ИЛИ-НЕ 29, элементы И 30-32 и элемент ИЛИ 33.

Устройство работает следующим образом .

Перед началом работы счетчики 4, 5,6 и триггеры блока 9 сбрасываютс  в О, Цепь начальной установки не показана. В регистр 7 записываетс  двоичный код объема буферной зоны Код поступает на вход 14 и записываетс  импульсом, подаваемым на вход 15, Код в регистре 7 объема буферной зоны представл ет собой последовательность единиц, начина  со старшего разр да, причем если число единиц равно К, то объем буферной зоны равен , где п - разр дность счетчиков 4-6, Очевидно, что разр дность регистра 7 должна быть несколько меньше разр дности счетчика 6, Примем , что в системе сбора и обработки измерительной информации минимальный объем БЗУ равен 16, поэтому счетчики 4-6 имеют разр дность на 4 разр да ,больше, чем регистр 7, По заднему фронту импульса на входе 15

код из регистра 7 объема буферной зоны переписываетс  в старшие разр ды счетчика 6, а младшие четыре - разр да счетчика 6 занос тс  нули. Код с инверсных выходов регистра 7 поступает на вторые входы блока 2 элементов И, маскиру  те разр ды счетчика 4 адреса записи или счетчи0 ка 5 адреса чтени , которым в одноименных разр дах регистра 7 буферной зоны соответствует единицы.

В режиме записи информации на шине 12 синхронизации записи устанав5 ливаетс  сигнал высокого уровн . Проход  через открытый при неполностью заполненном накопителе элемент И 11, этот сигнал воздействует на управл н ций вход накопител  1 , пере0 вод  его в режим записи. Одновременно этот же сигнал воздействует на третий вход мультиплексора 3, подключа  к первым входам блока 2 элементов И промаскированный код адре5 са, который поступа  на входы накопител  1, выбирает дл  записи соответствующую  чейку. По окончании записи сигнал на шине 12 синхрони- зации записи сбрасываетс . Возникший перепад сигнала на выходе зле0

5

0

5

0

5

мента И 11, воздейству  на вход счетчика 4 адреса записи, увеличивает его содержимое на единицу. Одновременно этот перепад сигнала, воздейству  на третий вход счетчика 6 объема буферной зоны, увеличивает его содер кимое на единицу.

В режиме чтени  информации сигнал низкого уровн  на шике 12 запирает элемент И 11, что приводит к формированию сигнала низкого уровн  на его выходе, который, воздейству  на управл ющий вход накопител  1, переводит его в режим чтени . Одновременно этот сигнал воздействует на третий вход мультиплексора 3, : подключа  к первым входам блока 2 элементов И выходы счетчика 5 адреса чтени , С выходов блока 2 элементов И промаскированньй код адреса поступает,на адресате входы накопител  1, выбира  дл  чтегш  соответствующую  чейку. На выходкь х шинах на- копител  по вл етс  информаци  из выбранной  чейки. Сигнал высокого уровн  на шине 13 скнхрошгзации чтени  проходит через блок S и открытый элемент И 10, По задне1гу фронту этого сигнала содержимое счетчика 5 ад3U44893

ресов чтени  увеличиваетс  на единицу , подготавлива  тем самым обращение к следующей  чейке накопител  1 Одновременно этот перепад сигнала, воздейству  на второй вход счетчика Г , уменьшает его содержимое на единицу .

Блок 8 анализа заполнени  пам ти работает следующим образом.

Если содержимое регистра 7 равно содержимому старших разр дов счетчика 6, а в младших разр дах счетчика б - нули, то элемент И-НЕ 17 совмест но с элементами И-НЕ 18 формирует н первом входе блока 8 сигнал низкого уровн . Наличие нулей в четырех младших разр дах счетчика 6 фиксирует элемент ИЛИ-НЕ 21. С первого выхода блока 8 сигнал поступает на первый вход элемента И 10 . -запреща  прохождение импульсов синх ионизации считывани  с блока 9 на счетчики 5 и 6. Если же вс  буферна  зона заполнена, то в счетчике 6 хранитс  код, содержащий только единицу . В этом случае на выходе элемента И-НЕ 16, а значит, и на втором выходе блока 8 анализа по вл етс  сигнал низкого уровн  Bfcl, которьш с его второго выхода поступает на вход элемента И 11 и запрещает прохождение импульсов записи на БЗУ, те самым преп тству  записи информации в уже заполненный накопитель.

На выходе блока 19 сравнени  сигнал высокого уровн  по вл етс  в случае, когда буферна  зона заполнена наполовину. На выходе блока 20 сравнени  сигнач высокого уровн  по вл етс  в случае, когда буферна  зона заполнена на 15/16. Работа блоков 19 и 20 сравнени  по сн етс  таблицей, котора  приведена дл  случа  4-разр дного регистра объема буферной зоны, В общем случае, когда счетчик 6 имеет п разр дов, а регистр 7 имеет m разр дов, сигнал на выходе блока 19 сравнени  по вл етс  если выполн ютс  следумцие услови  три мпадших разр да (0,1,2) счетчика 6 равны 0 старший разр д счетчика 6 равен разр д 3 счетчика 6 равен разр ду О регистра 75 разр д 4 счетчика 6 равен разр ду регистра ...; разр д п-1 счетчика 6 равен старшему (т-му) разр ду регистра 7.

В математическом виде условие по влени  сигнала на выходе блока 19 сравнени  можно записать следукщим образом:

ОЛС4б :3-(п-1) PJ, 1

5

0

5

0

5

0

0

где Л - символ операции И, т.е. блок I9 выполн ет обычное поразр дное сравнение двух величин.

В общем случае сигнал на выходе блока 20 сравнени  по вл етс , если выполн ютс  следующие услови : четыре старших разр да счетчика 6 равны 1, разр д О счетчика 6 равен разр ду О регистра 7; разр д 1 счетчика 6 равен разр ду I регистра 7; ...; разр д п-4 счетчика 6 равен разр ду m регистра 7.

В математическом виде условие по влени  сигнала на выходе блока 20 сравнени  можно записать следующим образом:

(п-4) Р27 0-тМС4б,

т.е. блок 20 также выполн ет поразр дное сравнение двух величин.

Блок 9 формировани  сигналов чтени  работает следующим образом.

В исходном состо нии триггеры 26 и 27 установлены в О (цепь начальной установки не показана). Низкие уровни сигналов на пр мых выходах триггеров 26 и 27 закрывают соответственно элементы И 30,32 и привод т к по влению сигнала высокого уровн  на выходе элемента ИЛИ-НЕ 29, который , поступа  на первый вход элемента И 31, открывает его дл  прохождени  сигналов с делител  28 частоты. Делитель 28 частоты проре5 живает поступающие на него с входа 13 сигналы синхронизации считывани  и может быть реализован на обычном двоичном счетчике. Если на вход блока с входа 13 импульсы поступают с частотой F, то на первом выходе делител  28 частота равна F/2, на втором выходе - F/4. Через открытый элемент И 31 и элемент ИЛИ 33 на вход узла проходит частота F/4, т.е.

С при заполнении накопител  БЗУ менее чем на 1/2 считывание производитс  с минимальной скоростью. При заполнении накопител  БЗУ наполовину сигнал высокого уровн  , посту0

па  на первые входы элементов И 2.2 23, открывает их. Сигнал записи, проход  через открьп ый элемент И 22, воздействует на установочный вход триггера 26, устанавлива  его в « Высокий уровень сигнала с пр мого выхода триггера 26 и высокий уро- вень сигнала с инверсного выхода триггера 27 открывает элемент И 30. Возникший на выходе элемента ИПИ-НЕ 29 низкий уровень сигнала закрывает элемент И 31, Частота F/2 с делител  28 через открытый элемент И 30 и элемент ИЛИ 33 поступает на выход блока, т.е. при заполнении накопител  БЗУ более чем на 1/2, но менее чем на 15/16 считывание производитс  со средней скоростью. При заполнении накопител  БЗУ более чем на .1 /2 на первых входах элементов И 22,23 устанавливаетс  сигнал низкого уровн  закрывающий их. При заполнении накопител  БЗУ на 15/16 сигнал высоко- го у эовн  БФ 15/16, поступа  на пер вые входы элементов И 24,25, открывает их. Сигнал записи, проход  через открытый элемент И 24, воздействует на установочный вход триггера 27, устанавлива  его в 1, Высокий уро- вень сигнала с пр мого выхода триггера 27 открывает элемент И 32, Одновременно низкий уровень сигнала с инверсного выхода триггера 27; поступа  на элемент И 30, закрывает его. Част та F с входа узла через открытый элемент И 32 и элемент ИЛИ 33 поступает на вход узла, т.е. при заполнении накопител  БЗУ более чем на 15/16 считывание происходит с максимальной скоростью.

В результате считывани  на БЗУ степень заполнени  накопител  уменьшаетс . Вновь по вл ющийс  сигнал высокого уровн  БФ 15/16, поступа  на цврвые входы элементов И 24,25, открывает их. Сигнал чтени , проход  через открытьй элемент И 25, воздейсвует на сбросовый вход триггера 27, сбрасыва  его в О, По вивщийс 

вследствие этого на пр мом выходе триггера 27 низкий уровень сигнала закрывает элемент И.32« Одновременно высокий уровень сигнала с инверсного выхода триггера 27 поступает на вход элемента И 30, открыва  его. Считывание данных из БЗУ, накопител которого заполнен менее чем на 15/16, но более чем на 1/2, происходит со средней скоростью, Дальней- щее уменьшение степени заполне та  накопител  приводит к по влению сигнала . Этот сигнал выдаетс  блоком анализа состо ний буферной зоны при заполнении накопител  БЗУ ровно наполови гу. Сигнал высокого уровн , поступа  на первые входы элементов И 22,33, открывает их. Сигнал чтени , проход  через открытый элемент И 23, воздействует на вход сброса триггера 26, сбрасыва  его в О, По вившийс  вследствие этого на пр ьюм выходе триггера 26 низкий уровень сигнала закрывает элемент И 30. Совпадение двух низких потенциалов на входах элемента ШИ-НЕ 29 приводит к по влению на ег выходе сигнала высокого уровн , который , поступа  на элемент И 31, открыва  его. Частота F/4 с делител  28 частоты через элементы И 31 и ИЛИ 33 поступает на выход устройства . Считывание данных из БЗУ, накопитель которого заполнен менее чем на половину, происходит с минимальной скоростью.

Claims (3)

1. Буферное запоминающее устройство , содержащее накопитель, информаци онные вход и выход которого  вл ютс  соответственно первым информационным входом и информационным выходом устройства , блок элементов И, выходы которого подключены к адресным входам накопител , мультиплексор, выход которого подключен к первому входу блока элементов И, счетчик адресов записи, выход которого подключен к первому информационному входу мультиплексора , счетчик адресов чте1ш , выход которого подключен к второму информационному входу мультиплексора р регистр, инверсный выход которого подключен к второму входу блока элементов И, счетчик объема пам ти, первый установочный вход которого : подключен к пр мому выходу регистра, блок анализа загрузки пам ти пер- вьш и второй вх,вды которого подключены соответственно к выходу счетчика объема пам трг и к пр мому выходу регистра, первый элемент И, выход которого подключен к сче грчому входу счетчика адресов чтени  и к входу вычитани  счетчика объема пам ти.

14.44893

элемент И, первый вход которо етс  входом синхроиизацт застройства , выход второго эле- И подключен к входу режима раакопител , к управл ющему мультиплексора, к счетному счетчика адресов записи и к сложени  счетчика объема пам орой установочный вход котороключен к синхронизируклцему регистра и  вл етс  входом са начальной загрузки устройсторой вход второго элемента И чен к выходу сигнала переполпам ти блока анализа загрузки

10

5

ни ро вх ет си ро ст сб ро го хо вх тр по ус тр кл ИЛ эл по и ро вт кл ве вы ве эл по ме И ро  в си

пам ти, выход сигнала освобождени  пам ти подключен к первому входу первого элемента И, информационный вход регистра  вл етс  вторым информационным входом устройства, о т - лич ающе е с   тем,.что, с целью расширени  области применени  устройства за счет управлени  скоростью считывани  данных из накопител , оно содержит блок формировани  сигналов чтени , выход которого подключен к второму входу первого элемента И, первый вход блока формировани  сигналов чтени   вл етс  входом синхронизации чтени  устройства, второй и третий входы блока формировани  сигналов чтени  подключены к выходам сигналов частичного заполнени  накопител  блока анализа загрузки пам ти, четвертый и п тый входы блока фop иpoвaни  сигналов чтени  подключены к счетным входам соответственно счетчика адресов записи и счетчика адресов чтени ,

2, -Устройство по П.1, о т л и ч а- ю щ 8 е с   тем, что блок формировани  сигналов чтени  содержит элементы И, . триггеры, элемент ИЛИ-НЕ, делитель частоты и элемент ИЛИ, выход которого  вл етс  выходом блока формировани  сигналов чтени , первый вход первого элемента И подключен к первому входу второго элемента И и  вл етс  вторым входом блока форми- poBai-шл сигналов чтени , первый вход третьего элемента И подключен к первому входу четвертого элемента И и  вл етс  третьим входом блока формировани  сигналов чтени , второй вход первого элемента И подключен к второму входу третьего элемента И и  вл етс  четвертым входом блока формирова

0

5

0

5

О Q

ни  сигналов 15тен11 , второй вход второго элемент  И подключен к второму входу четвертого элемента И и  вл етс  п тым входом блока формировани  сигнала чтени , выходы первого и второго элементов И подключены соответственно к входу установки и к входу сброса первого триггера, выход которого подключен к первым входам п того элемента И и элемента ИЛИ-НЕ, выход которого подключен к первому входу шестого элемента И, выходы третьего и четвертого элементов И подключены соответственно к входу установки и к входу сброса второго триггера, пр мой выход которого подключен к BTOpoMS входу элемента ИЛИ-НЕ и к первому входу седьмого элемента И, второй вход которого подключен к входу делител  частоты и  вл етс  первым входом блока формиг- ровани  сигналов чтени , первый и второй выходы делител  частоты подключены к вторьм входам соответст-:- венно п того и шестого элементов И, выходы которых подключены соответственно к первому и второму входам элемент  ИЛИ, третий вход которого подключен к выходу седьмого элемента И, третий вход п того элемента И подклгачен к инверсному выходу второго триггера, в 51ход элемента ИЛИ  вл етс  выходом блока формировани  сигналов чтени .

3. Устройство по п.1, отличающеес  тем,.что блок анализа объема пам ти содержит первый и второй блоки сравнени , первый и второй элементы И-НЕ, группу элементов И-НЕ и элемент 1ШИ-НЕ, входы которого подключены к первым входам соответственно элементов И-НЕ груп- 5 пы, к входам nepBbix групп первого и второго блоков сравнени  и к входам первого элемента И-НЕ и  вл ютс  первым входом блока анализа объема пам ти, вторые входы элементов И-НЕ группы подключекы к выходам вторых групп первого и второго блоков сравнени  и  вл ютс  вторым входом блока анализа объема пам ти, выходы элементов И-ИЕ группы и выход элемента ИЛИ-НЕ подключены к входам второго элемента И-НЕ, выход которого  вл етс  выходом сигнала освобождени  накопител , выход первого элемента И-НЕ  вл етс  выходом

5

0

сигнала переполнени  накопител , выходы первого и второго блоков сравнени   вл ютс  выходами сигналов частичного заполнени  накопител .