SU1444892A1 - Программируемое логическое устройство - Google Patents
Программируемое логическое устройство Download PDFInfo
- Publication number
- SU1444892A1 SU1444892A1 SU874252426A SU4252426A SU1444892A1 SU 1444892 A1 SU1444892 A1 SU 1444892A1 SU 874252426 A SU874252426 A SU 874252426A SU 4252426 A SU4252426 A SU 4252426A SU 1444892 A1 SU1444892 A1 SU 1444892A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- elements
- inputs
- group
- flip
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(21)4252426/24-24
(22)29.05.87
(46) 15.12.88. Бюл, № 46
(71)Харьковский авиационный.- инсти- тут им., Н.Е.Жуковского
(72)В.ПоУлитенко, В.Я.Жихарев, Г.Н.Тимонькин, В.С.Харчёнко, С.Н.Тка- ченк о и С.Ф.Тюрин
(53) 681.327.66 (088.8) (56) Баранов С.И., Баркалов А.А. Применение программируемых логических матриц в цифровой технике. - За- рубежна радиоэлектроника, 1982, № 6, с. 67-68.
Авторское свидетельство СССР № 1267964, кл. G 11 С 17/00, iG 06 F 7/00, 1983.
(54) ПРОГРАММИРУЕМОЕ ЛОШМЕСКОЕ УСТРОЙСТВО
(57) Изобретение относитс к вычислительной технике и может быть использовано дл вычислени систем
(Л
булевых функций. Целью изобретени вл етс повышение быстродействи устройства в режиме записи. Дл достижени этой цели в устройство, содержащее элементы И 1, элементы ИЛИ 5, три группы 2,3,4 D-триг- геров и две группы элементов 6,7 с Трем состо ни ми выходов, введена
Изобретение относитс к вычислительной технике и может быть использовано дл вычислени систем булевых функций.
Целью изобретени вл етс повышение быстродействи устройства в резш- ме записи за счет того, что программирование элементов И и ИЛИ устройст ва производитс одновременно, .
Функциональна схема устройства приведена на чертеже.
Символы п, g и t используютс дл обозначени соответственно количества входов, термов и выходов уст- ройства.
Программируемое логическое устройство содержит g п-входовых элементов И 1, первую 2, вторую 3 и третью 4 группы В-триггеров, t элементов ИЛИ 5, пер- вую группу из gn элементов И 6 с трем состо ни ми выхода, группу gn элементов И-НЕ 7 с трем состо ни ми выхода, gt двухвходовых элементов И 8, счетчик 9 с коэффициентом пе- ресчета 2g+l, дешифратор 10, первый 11 и второй 12 RS-триггеры, вторую группу из t элементов И 13 с трем состо ни ми выхода, третий RS-триггер 14, дополнительный эле- мент ИЛИ 15, информационные входы 16 разр дностью п, информационные выходы 17 разр дностью t, вход 18 сброса, тактовьй вход 19, выход 20 индикации программировани элементов ИЛИ, выход 21 индикации программировани элементов И.
Перва группа 2 D-триггеров предназначена дл приема и хранени информационных сигналов программирова- ни и подачи их на входы управлени вторые, входы соответствующих элементов И с трем состо ни ми вытреть группа элементов 13 с трем состо ни ми выходов. Это позволило использовать дл программировани не только информационные входы, но , и информационные выходы, и програм- мировать элементы И и ИЛИ одновременно . 1 ил.
хода. Втора группа 3 D-триггеров предназначена дл приема и хранени информационных сигналов программировани и подачи их на входы управлени соответствун цих элементов И-НЕ с трем состо ни ми выхода. Треть группа 4 D-триггеров предназначена дп приема с информационных выходов устройства и храиени информационных сигналов программировани и подачи их на входы управлени элементов И 8 второй группы. I
При отсутствии разрешающего сигнала на управл ющем (втором) входе выходы соответствующего элемента с трем состо ни ми выхода наход тс с высокоимпедансном состо нии.
Счетчик 9 с коэффициентом пересчета 2g+l предназначен дл формировани по счетным сигналам, поступающим с тактового входа 19 устройства, сигналов дл управлени дешифратором 10 и подачи импульса со своего выхода переполнени на вход установки второго триггера 12.
Дешифратор 10 имеет 2g+t выход (с нулевого по 2g-й) и предназначен дл формировани сигналов синхронизации дл первой, второй и третьей групп 2-4 D-триггеров (выходы с первого по 2§-й), а нулевой выход предназначен дл установки третьего триггера 14,
Первый RS-триггер 11 предназначен дл формировани и подачи на вход 20 устройства сигнала по окончании программировани D-тркггеров третьей группы 4 по (g+l)-My импульсу счетчика 9. При этом установка триггера 1I происзфдит при изменении состо ни g-го выхода дегаифратора с О
И
на 1
Второй RS-триггер 12 предназначен дл формировани и подачи на выход 21 устройства сигнала по окон- чсанш; нрсграмг-мровани D-триггеров первой и второй групп 2 и 3 по (2g4-l)-My счетному импульсу счетчика 9. При этом установка триггера происходит по сигналу переполнени счетчика 9 с коэффициентом пересчет 2g-H.
Втора группа элементов И 13 с трем состо ни ми выхода предназна- передачи на информационные вьгходы устройства выходных сигналов с элементов ИЛИ 5 по разрешанлцему сигналу на их входах управлени и дл перевода своих выходов и высоко- импедансное состо ние при сн тии с их управл ющих (вторых) входов разрешающего сигнала, причем разреша гаций сигнал поступает с инверсного выхода третьего триггера 14, I
Вход 18 устройства предназначен
дл приема сигнала сброса D-тригге- ров первой 2, второй 3| третьей 4 групп, первого 11, второго 12 и третьего 14 RS-триггербв и счетчика 9. Вход 19 устройства предназначен дл приема тактовых сигналов программировани . Выход 20 устройства
, вл етс вторым выходом управлени , свидетельствующим о том, что программирование элементов ИЛИ закончено , &1ХОД 21 устройства вл етс первым выходом управлени , свидетельствующим о том, что программирование элементов И и, следовательно, устройства в целом закончено.
Программируемое логическое устройство может работать в двух режимах: программировани и вычислений,
В режиме программировани (или записи) устройство работает следующи образом,
В исходном состо нии D-триггеры первой - третьей групп 2-4, ElS-триг- геры 1,2 514 и счетчик 9 обнулены по входу 18 устройства. На входы управлени групп элементов И 6,7 с трем состо ни ми выхода поданы сигналы О, и их выходы наход тс в вы сокоимпедансном состо нии,
По nepEOi.y импульсу, поступающему на вход 19 устройства, счетчик 9 с коэффициентом пересчета 2g-f-l переходит в первое состо ние и на нулевом выходе дешифратора 10 по вл етс сигнал 1, Третий RS-триггер 14 устанавливаетс в состо ние 1, а на его инверсном выходе устанавливаетс сигнал О, Поэтому на управл ющих . входах t элементов И 1 3 с трем состо ни ми выхода устанавливаютс также 0 уровни О, и их выходы перевод тс в высокоимпедансное состо ние. По второму тактовому импульсу на информационные входы 16 устройства подаетс комбинаци логических сигна- 5 лов программировани первых п D-триггеров из первой группы 2 D-триггеров , а на информационные выходы 17 устройства подаетс комбинаци логических сигналов программировани 0 первых t D-триггеров из третьей группы 4 D-триггеров, которые занос тс в соответствующие D-триггеры по переднему фронту сигнала на первом выходе дешифратора 10, По третьему 5 тактовому импульсу на информационные входы 16 устройства подаетс комбинаци логических сигналов программировани первых п D-триггеров из второй группы 3 D-триггерОБ, а на 0 информационные выходы 17 устройства подаетс комбинаци логических сигналов программировани вторых t D-триггеров из третьей группы 4 D-триггеров, котора заноситс в 2 .соответствующие D-триггеры по.(переднему фронту сигнала на втором выходе; дешифратора 10, Далее процесс прог- , раммировани продолжаетс аналогично. По ( )-му импульсу на тактовом 0 входе 19 первый триггер 11 устанавливаетс в состо ние 1 по входу установки, на который подаетс сигнал 1 с (g-t-l)-ro выхода дешифратора 10, На выходе 20 устройства уста- 5 навливаетс сигнал 1, что свидетельствует об окончании программировани элементов ИЛИ,
По (2g+l)-My импульсу на входе 19 второй триггер 12 устанавливает- g с в состо ние 1 по входу установки , на который подаетс сигнал 1 с выхода переполнени счетчика 9, Поэтому на выходе 21 устройства
55
устанавливаетс сигнал 1 , что свидетельствует об окончании программировани элементов И и выходных сигналов . Сигнал 1 с выхода триггера 12 по первому входу элемента ИЛИ 15 обнул ет третий триггер 14,
такт в отличие от 2g +
тактов
поэтому на управл ющие входы t элементов с трем состо ни ми выхода без инверсии поступает сигнал 1 с инверсного выхода триггера, и сигналы с выхода t элементов Ш1И 5 подаютс на информационные выходы 17 устройства, В следующем такте устройство готово производить вычислени .
Таким образом, программирование устройства заканчиваетс за 2g+l
gt n
прототипа за счет одновременного программировани D-триггеров первой 2 (второй 3 в нечетных тактах) и третьей 4 групп П-триггеров,
В режиме вычислений предпагаемое устройство работает аналогично прототипу .
На информационные входы 16 уст-. ройства подаетс комбинаци логических Сигналов входного вектора, i-й разр д которой () поступает на информационные входы i+(k-l)n| () элементов из группы gn элементов И 6 и И-НЕ 7 с трем состо ни ми выхода. Если i-й разр д k-ro конъюнктивного терма имеет пр мое значение переменной i, то на управ- л нщий вход соответствугадего элемента И 6 из группы gn элементов подан с выхода соответствующего триггера первой группы 2 D-триггеров сигнал 1, а на управл ющий вход соответствующего элемента И-НЕ 7 из группы gn элементов подан с выхода соответствующего D-триггера второй группы 3 D-триггеров сигнал О. Если 1-й разр д k-ro конъюнктивного терма имеет инверсное значение переменной i, то на управл ющий вход соответствующего элемента И 6 подан t выхода соответствующего D-триггера первой группы 2 D-триггеров сигнал О, а на управл ющий вход соответствующего элемента И-НЕ 7 подан с выхода соответствующего D-триггера
второй группы 3 D-триггеров сигнал
n I ti I
Если i-й разр д k-ro конъюнктивного терма имеет безразличное значение переменной, то на управл ющие входы соответствующих элементов И 6 и И-НЕ 7 поданы с выходов соответствующих D-триггеров первой 2 и вто
444892 рой О
10
ts
20
25
3 групп П-трйггеров сигналы
, т.е. выходы обоих элементов с трем состо ни ми выхода без инверсии и с инверсией наход тс в высо- коимпедансном состо нии, что воспринимаетс i-M входом k-rb п-входо- вого элемента И 1 логической едини-i цей.
Таким образом, состо ние каладых n элементов из групп gn элементов И 6 и И-НЕ 7, соответствующих k-му элементу И 1, кодирует k-й терм некоторой системы булевых функций. И если входной вектор покрьшает этот терм, то на выходе соответствук цего элемента И 1 устанавливаетс сигнал 1, так как в этом случае на всех его n входах будут установлены сигналы 1. Следовательно на выходах g элементов И 1 будет столъко сигналов I, сколъко конъюнктивных термов из g термов (1 5g62) покрываютс входным сигналом.
В группе gt элементов И 8 формируютс t выходных функций, причем выходной сигнал соответствующего D-триггера третьей группы 4 триггеров , равный 1, указывает на вхождение одноименного терма в даннз ю функцию, а сигнал О указывает на то, что одноименный терм не входит в данную функцию.
На выходах t элементов ИЛИ 5 по вл етс комбинаци логических сигналов, свидетелъствующа о значении t логических функций на данном наборе входных сигналов, котора через открытые элементы И I3 пос- 40 тупает на информационные выходы 17 устройства.
Новый цикл программировани начинаетс с подачи импульса сброса на вход 18 устройства.
45. :
Claims (1)
- Формула изобретениПрограммируемое логическое устройство , содержащее g п-входовых элементов И (п - количество информационных входов устройства, l-igtf-Z ), t элементов ИЛИ (t количество информационных выходов устройства)I первую, вторую и третью грушты 0 триГ 55 геров, первую элементов И с трем состо ни ми выхскй группу эле ментов И-НЕ с трем сосг - йки мк выхода, gt двухвходовых элементов И, счетчик н дешифратор, причем303550D-входы i+(k-l ) П-триггеров первой и второй групп, первые входы соответствукщих элементов И с трем состо ни ми выхйда первой группы и первые входы элементов И-НЕ с трем состо ни ми выхода (1 1бп} 1 ) вл ютс i-M информационным входом устройства, выходы П-триггеров первой группы соединены с вторы- ьш входами соответствующих элементов И с трем состо ни ми выхода первой группы, а выходы D-триггеров второй группы - с вторыми входами соответствующих элементов И-НЕ с тре м состо ни ми выхода, выходы которых соединезлл с выходами соответствующих элементов И с трем состо ни ми выхода первой группы, С-входы (k-On+ij-x D-триггеров первой груп пы соединены с k-м нечетным выходом дешифратора, а С-входы одноименных D-триггеров второй группы с k-м четным выходом дешифратора, выходы C(k-l ) п+ -X элементов И с трем состо ни ми выхода первой группы соединены с входами k-ro п-вх6дового элемен- та И, выход которого соединен с первыми входами k-f(j-l)g3-x двухвхо- довых элементов И (), вторые входы которых соединены с выходами соответствующих D-триггеров третьей группы, а выходы - с k-м входом j-x элементов ИЛИ, информационные выходы счетчика соединены с входами дешифратора , а счетный вход счетчика вл ет- с тактовым входом устройства, от:личающеес тем, что, с целью повьппени быстродействи устройства в режиме записи, в него вве- g дены первый, второй и третий RS-триг- геры, дополнительный элемент ИЛИ и втора группа элементов И с трем состо ни ми выхода, первые входы которых соединены с выходами соотбет10 ствукщих элементов ИЛИ, а вторые входы - с инверсным выходом третьего RS-триггера, S-вход которого соеди-. нен с нулевым выходом дешифратора а R-вход - с выходом дополнительного15 элемента ИЛИ, выход j-ro элемента И с трем состо ни ми выхода второй группы соединен с D- вxoдaми fk+Cj- l)gj-x D-триггеров третьей группы и вл етс соответствующим информаци- 20 онным выходом устройства, р-й выход дешифратора () соединен с С-входами (p-l)t+j1-x D-триггеров третьей группы S-входы первого и второго RS-триггёров соединены соот25 ветственно с g-м выводом дешифратора и с выходом переполнени счетчика , выход первого RS-триггера вл етс выходом индикации программировани элементов ИЛИ устройства, вы30 ход второго RS-триггера соединен с первым входом дополнительного элемента ИЛИ и вл етс выходом индикации программировани элементов И устройства , R-входы D и RS-триггеров35 и второй вход дополнительного элемента ИЛИ вл ютс входом сброса устройства .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874252426A SU1444892A1 (ru) | 1987-05-29 | 1987-05-29 | Программируемое логическое устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874252426A SU1444892A1 (ru) | 1987-05-29 | 1987-05-29 | Программируемое логическое устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1444892A1 true SU1444892A1 (ru) | 1988-12-15 |
Family
ID=21307148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874252426A SU1444892A1 (ru) | 1987-05-29 | 1987-05-29 | Программируемое логическое устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1444892A1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2503993C1 (ru) * | 2012-04-26 | 2014-01-10 | федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пермский национальный исследовательский политехнический университет" | Программируемое логическое устройство |
RU2544750C1 (ru) * | 2014-05-22 | 2015-03-20 | федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пермский национальный исследовательский политехнический университет" | Программируемое логическое устройство |
-
1987
- 1987-05-29 SU SU874252426A patent/SU1444892A1/ru active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2503993C1 (ru) * | 2012-04-26 | 2014-01-10 | федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пермский национальный исследовательский политехнический университет" | Программируемое логическое устройство |
RU2544750C1 (ru) * | 2014-05-22 | 2015-03-20 | федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Пермский национальный исследовательский политехнический университет" | Программируемое логическое устройство |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0128194A4 (en) | PROGRAMMED LOGIC MATRIX. | |
US4499589A (en) | Counter circuit for counting high frequency pulses using the combination of a synchronous and an asynchronous counter | |
SU1444892A1 (ru) | Программируемое логическое устройство | |
US3212009A (en) | Digital register employing inhibiting means allowing gating only under preset conditions and in certain order | |
US4991186A (en) | High frequency clock pulse counter | |
US4565934A (en) | Dynamic clocking system using six clocks to achieve six delays | |
US6795000B1 (en) | Programmable converter having an automatic channel sequencing mode | |
SU951711A1 (ru) | Цифровой делитель частоты следовани импульсов | |
SU390671A1 (ru) | ВСЕСОЮЗНАЯ RATXt* !'!•'!'» ••'t"';.';?!^::ii;^if и | |
SU372690A1 (ru) | РАСПРЕДЕЛИТЕЛЬ ИМПУЛЬСОВЭСЕСс;;;-х:':...о, "'1 [ЙЙШ'ШО^Я;;;:';;;-',:,! | |
RU2630417C1 (ru) | Цифровой преобразователь код-временной интервал | |
SU1117631A1 (ru) | Устройство дл сортировки чисел | |
SU883910A1 (ru) | Устройство дл контрол параллельного кода на четность | |
SU868749A1 (ru) | Устройство дл сортировки чисел | |
SU790223A1 (ru) | Устройство задани выдержек времени | |
SU951402A1 (ru) | Устройство дл сдвига информации | |
SU864584A1 (ru) | Многоканальный счетчик импульсов | |
SU1529444A1 (ru) | Двоичный счетчик | |
SU1653153A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
SU585494A1 (ru) | Параллельный сумматор | |
SU951714A1 (ru) | Фазоимпульсный реверсивный счетчик | |
SU1092730A1 (ru) | Делитель частоты следовани импульсов с переменным коэффициентом делени | |
SU1129723A1 (ru) | Устройство дл формировани импульсных последовательностей | |
SU1120326A1 (ru) | Микропрограммное устройство управлени | |
SU1297032A1 (ru) | Распределитель импульсов |