SU1418768A1 - Гибридное интегрирующее устройство - Google Patents

Description

Изобретение относитс  к гибридной вычислительной технике и может быть I использовано в аналого-цифровых вы- j числительных системах и устройствах I автоматики дл  длительного интегрировани  аналогового сигнала.

Целью изобретени   вл етс  повышение точности интегрировани  и сокращение аппаратурных затрат.

На фиг-.. 1 показана функциональна  : схема предлагаемого устройства; на : фиг. 2 - эпюры напр жений, которые по сн ют принцип действи  устройст- I ва; на фиг. 3 - функциональна  схема i генератора эталонных токов; на I фиг. 4 - формирователь временных ин- ; тервалов.

: Гибридное интегрирующее устройст- : во (фиг. 1) содержит первый 1 и вто- ; рой 2 интеграторы, выход каждого из : которых подключен к первому входу I соответственно первого 3 и второго 4 ; компараторов, переключатель 5, пер- вьй и второй выходы которого подклю- : чены к входам соответственно первого 1 и второго 2 интеграторов, масштаб- ньй резистор 6, первьй вьшод которог  вл етс  информационным входом 7 устройства, генератор 8 эталонных токов , первый и второй выходы которого соединены с входами соответственно первого 1 и второго 2 интеграторов, счетчик 9, третий, первый и второй мультиплексоры 10-12, элементы НЕ 13 15, триггер 16, элементы И 17 и 18, формирователь 19 временных интервало ; тактовый вход 20 устройства, причем выходы элементов И 17 и 18  вл ютс  информационными выходами 21 и 22 I устройства,

; Генератор 8 эталонных токов (фиг. 3),содержит переключатели 23 и 24, резисторы 25 и 26, усилитель 27 посто нного тока, транзисторы 28 и 29.

Формирователь 19 временных интервалов (фиг. 4) содержит интегрирующую цепочку, выполненную на диоде 30, резисторе 31 и конденсаторе 32, и инвертор 33,

Устройство работает следующим образом .

В интеграторах 1 и 2 поочередно реализуетс  режим двойного интегрировани . Пор док интегрировани  устанавливаетс  с помощью логической переменной Ь, представл ницей собой выход старшего (п-го) разр да счетчи

ка 9. При b О.в,:первом интеграторе 1 реализуетс  первое интегрирование (промежутки времени tj- t и tj - t-f, диаграмма d, фиг, 2), а во втором интеграторе 2 - второе интегрирование (промежутки времени tp - t , и tj - t/, диаграмма f, фиг, 1), Источник интегрируемого

0 напр жени  при этом через масштабный резистор 6 и переключатель 5 подключен к входу первого интегратора 1, Первый выход генератора 8 эталонных токов обесточен, а второй активи5 зирован - в нем протекает эталонный ток того или иного направлени  (в зависимости от знака напр жени  на выходе второго 2 интегратора), ко- торьй производит уменьшение напр 0 жени  (по абсолютной величине) до нул  на выходе второго интегратора 2, Величина 1)., котора  представл ет собой интеграл входного напр жени  за врем  первого интегрирова5 ни , преобразуетс  при этом в импульс длительностью tg - t. Этот временной интервал заполн етс  тактовыми импульсами, число которых пропорционально интегралу входного

0 воздействи  за врем  первого интегрировани  . Эти импульсы по вл ютс  на выходе 22 отрицательного приращени , поскольку Uj 7 О, что  вл етс  признаком отрицательного интегрируемого напр жени . Если Uj 0, то выходные импульсы по вл ютс  на выходе 21 положительного приращени  (промежуток времени t5 t, диаграмма f, фиг, 2), При J) 1 в первом интеграторе 1 реализуетс  второе интегрирование (промежутки времени tj - tзи t, диаграмма d, фиг, 2), а во втором интеграторе 2 - первое интегрирование (промежутки времени t4 и t. т - tg, диаграмма

f, фиг, 2), Источник интегрируемого напр жени  при этом через масштабньй резистор 6 и переключатель 5 подключен к входу второго интегратора 2, второй выход генератора 8 эталонных

0 токов обесточен. Первый выход генератора эталонных токов активизирован. Процесс второго интегрировани  идентичен описанному вьше, аналогичному процессу во втором интеграторе, по5 этому в промежутке времени t - tj по вл ютс  импульсы отрицательного приращени  интеграла входного напр жени , а в промежутке времени t-j - t

5

0

импульсы положительного приращени  интеграла входного напр жени . Анализ принципа действи  устройства показывает , что первый 1 и второй 2

интеграторы попеременно интегрируют входное воздействие, что способствует непрерывному интегрированию входного сигнала, и преобразуют приращени  интеграла.входного напр жени  в последовательности И1 тульсов, числ и знак которых (номер выхода) соответствуют величине приращени  интеграла и знаку этого приращени . Дл  реализации описанного алгоритма работы устройства необходим управл в- мьм генератор 8 эталонных токов (фиг. 3). При g О переключатель 23 находитс  в верхнем положении, и на выходе генератора 8 эталонных токов формируетс  эталонный ток положительной пол рности (фиг. 3, это направление показано стрелкой) . При g переключатель 23 находитс  в нижнем положении и на выходе генератора фор мируетс  эталонный ток отрицательной пол рности. Ответвление эталонного тока к соответствующему интегратору осуществл етс  переключателем 24, причем при Ь О генератор 8 эталонных токов своим выходом подключен к второму интегратору 2, первый выход генератора разомкнут, а при Ь генератор 8 эталонных токов активизированным выходом подключен к первому интегратору 1, второй выход генератора разомкнут. Это позвол ет при Ь О направить эталонный ток соответствующего знака в первый интегратор 1. При этом до момента t(t,) (диаграмма f, фиг. 2)происходит уменьшение (по абсолютной величине) до нулевого потенциала выходного напр жени  второго интегратора 2. После режима второго интегрировани  второй интегратор 2 переводитс  в режим стабилизации исходной точки входного потенциала, который заключаетс  в принудительном удержании ее около уровн  нулевого потенциала. Этот режим реализован подачей на вход интегратора эталонного тока, противоположного по знаку выходного напр жени  данного интегратора . При этом на выходе второго интегратора 2 наблюдаетс  пере- :менное напр жение (с посто нной составл ющей вблизи уровн  нулевого потенциала ) , амплитуда и частота кото

10

f5

20

30

25 5

18768 ,

рого завис т от посто нной времени интегрировани  данного интегратора, чувствительности компаратора и времени задержки распространени  сигнала в схеме управлени  переключением направлени  эталонного тока. В это врем  в первом интеграторе 1 осуществл етс  первое интегрирование входного напр жени .

При Ь 1 во втором интеграторе 2 прекращаетс  режим стабилизации и он переходит к первому интегрированию входного напр жени  (вход второго интегратора 2 отключаетс  переключателем 24 от генератора 8 эталонных токов и подключаютс  к информационному входу устройства переключателем 5). Первьй интегратор 1 сначала находитс  в режиме вто- рого интегрировани  (моменты t to. t, - tg, диаграмма d, фиг. .2),

35

40

момент времени йэ, t произво 3

а в

дитс  в режим стабилизации исходной

точки входного потенциала.

Счетчик 9, мультиплексоры 10-12, элементы НЕ 13-15, триггер 16, элементы И 17 и 18, формирователь 19 временных интервалов предназначены дл  формировани  трех режимов работы интеграторов: первого и второго интегрировани  и режима стабилизации исходной точки и временного интервала , заполн емого синхроимпульсами , число и номер выхода которых определ ют знак и интеграл входного напр жени .

Работа компараторов 3 и 4 может быть описана следующим уравнением:

,и.

1°

п,

если если

UBX 70;.

Временные диаграммы первого 3 и второго 4 компаратора (п и g соответственно , фиг. 3) по сн ют принцип их работы.

Мультиплексор 10 и тригггер 16 предназначены дл  фиксации знака интегрируемого напр жени .

При Ь 0 происходит первое интегрирование в первом интеграторе 1. Первый компаратор 3 вьщел ет знаковую часть выходного сигнала, котора  через мультиплексор 10 транслируетс  на информационный вход триггера 16.

Принцип работы мультиплексоров заключаетс  в следующем: в случае.

51

когда на управл ющем входе X О, на выход мультиплексора подключаетс  I сигнал, поданный на первый информационный вход, когда X 1, на выходе сигнал, поданный на второй информа- ционньй вход. Напр жение, соответствующее знаку входного и интегрирующего напр жени , фиксируетс  в триггере 16 синхроимпульсом, поступающим с выхода переноса счетчика 9 в конце каждого цикла первого интегрировани  При b 1 фиксируетс  знак интегрируемого во, втором интеграторе 2. Выходной сигнал триггера 16 определ ет номер выхода, на котором по вл ютс  тактовые импульсы. При отрицательном интегрируемом входном напр жении (т 0) разрешаетс  прохождение тактовых импульсов на второй выход 22 устройства, а при положительном (т 1) - на первый выход 21.

Мультиплексоры 11 и 12, элементы НЕ 14 и 15, формирователь 19 временных интервалов предназначены дл  формировани  временного интервала, длительность которого пропорциональна интегралу входного напр жени . Мультиплексор 11 транслирует на свой выход сигналы, соответствующие режиму второго интегрировани  ( длительность которого соответствует интегралу входного напр жени ) и режиму стабилизации исходной точки поочередно первого 1 и второго 2 интеграторов .

Элемент НЕ 14 и мультиплексор 12 формируют сигнал, в котором временной интервал, соответствующий второму интегрированию в интеграторах, всегда принимает значение п О (моменты tg - t, t - tj, ts - tf, t.g , диаграмма n, фиг. 2). Когда интегрируетс  отрицательное входное напр жение, такой сигнал формируетс  естественным образом и передаетс  на выход третьего мультиплексора 12. В случае пол.ожительного интегрируемого напр жени  сигнал g инвертируетс  и через второй информационный вход третьего мультиплексора 12 транслируетс  на выход. Управл ющий сигнал, учитывающий знак интегрируемого напр жени , снимаетс  с . выхода триггера 16.

Формирователь 19 временных интервалов предназначен дл  формировани 

86

временных ворот, т.е. единичных сигналов разрешени , пропорциональных интегралу от входного сигнала. Входной сигнал п (диаграмма п, фиг.2) состоит из информационного сигнала нулевого потенциала и помехового сигнала . Интегрирующа  цепочка формировател  19 из высокочастотного помехового сигнала формирует единичный сигнал. На вькоде инвертора 33 (элемент НЕ) получают сигнал, в котором информационна  часть имеет потенциал логической 1, а помехова  - логи- .

ческого О. Таким образом, сформирован информационный сигнал, который поступает на элементы И 17 и 18 и определ ет интервал, в течение которого на выход устройства поступают

тактовые импульсы С учетом знака интегрируемого напр жени .

Режим стабилизации исходной точки заключаетс  в быстром изменении интегрируемого напр жени , при этом

выходное напр жение интеграторов колеблетс  около порога срабатьшани  компаратора, равного нулевому потенциалу . Окончание второго интегриро- : вани  сопровождаетс  пересечением выходного напр жени  интеграторов

2и 3 через уровень нулевого потенциала . На эту ситуацию компараторы

3и 4 реагируют изменением своего выходного сигнала. Данное изменение сигнала через мультиплексор 11 поступает на управл киций вход переключател  23 и мен ет пол рность эталонного напр жени , которое подаетс  на вход того интегратора, в котором завершено второе интегрирование. В св зи с изменением пол рности входного сигнала выходное напр жение данного интегратора вновь начнет уменьшатьс  (по абсолютной величине) к нулевому потенциалу и вновь пересечет

порог срабатьшани  компаратора, что вызовет повторное переключение пол рности эталонного напр жени .

Преимущество предлагаемого устрой-, ства по сравнению с известным заключаетс  в повьш1ении точностных характеристик интегрировани , полученных за счет устранени  температурного и монтажного дрейфа исходного уровн  первого интегрировани  и сокращени  аппаратурных затрат, св занных с изменением режимов работы р да элементов

Its2l J ,

П1П11111111П11111|{|щц|||П1 /ш|}Ц| II nil III II тип

рЗчй

7U

,

р

е

/JL

,

IIIIIIIIIIIIHII IllllllllllUmi

ip d/ tz 3 9 S ts tj tg ty

Фиг. 2

r((i

гг

1Ш1(1111111111Г

-№

Ш1IflllllllllllllllliDlBlllllllllirr f

. n

tj tg ty

Claims (1)

1. ГИБРИДНОЕ ИНТЕГРИРУЮЩЕЕ УСТРОЙСТВО, содержащее первый и второй интеграторы, выходы которых подключены к первым входам первого и второго компараторов соответственно, соединенных вторыми входами с шиной нулевого потенциала, переключатель, вход которого через масштабный резистор подключен к входу гибридного интегрирующего устройства, а первый и второй выходы соединены с входами первого и второго интеграторов соответственно, связанными с первым.

   и вторым выходами генератора эталонных токов, счетчик, вход которого является входом тактовых импульсов гибридного интегрирующего устройства и соединен с первыми входами первого и второго элементов И, выходы которых являются информационными выходами устройства, выход старшего разряда счетчика подключен к управляющему входу переключателя, переключающему входу генератора эталонных токов и через первый элемент

   НЕ к управляющему входу первого мультиплексора, первый и второй информационные входы которого соединены с выходами первого и второго компараторов соответственно, а выход подключен к первому информационному входу второго мультиплексора и через второй элемент НЕ к второму информационному входу второго мультиплексора, управляющий вход которого объединен с вторым входом первого элемента И и с входом третьего элемента НЕ, выход третьего элемента НЕ подключен к второму входу второго элемента И, третий мультиплексор и триггер, о тличающееся тем, что, с це- _β лью повышения точности интегрирования 1S и сокращения аппаратурных затрат, в устройство введен формирователь временных интервалов, вход которого подключен к выходу второго мультиплексора, а выход соединен с третьим входом первого и третьим входом второго элементов И, выход старшего разряда счетчика подключен к управляющему входу третьего мультиплексора, первый и второй информационные входы которого подключены к выходам первого и второго компараторов, а выход соединен с информационным входом триггера, синхровход которого подключен к выходу переноса счетчика, а выход соединен с управляющим входом второго мультиплексора, выход первого’ мультиплексора подключен к входу уп- давления полярностью генератора эталонных токов.

   Sи „„1418768