SU1411979A1

SU1411979A1 - Преобразователь кода в код

Info

Publication number: SU1411979A1
Application number: SU864060432A
Authority: SU
Inventors: Валентина Дмитриевна Баландина; Эрий Иванович Данилов; Ирина Васильевна Караванченко; Геннадий Михайлович Кобяков
Original assignee: Предприятие П/Я Г-4173
Priority date: 1986-04-23
Filing date: 1986-04-23
Publication date: 1988-07-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в устройствах дл обработки цифровых данных. Изобретение позвол ет без дополнительных аппаратурных затрат и нзменени11 структуры устройства преобразовывать параллельные коды произвольного вида, ЧТО обеспечивает расширение области .использовани преобразовател . Преобразователь содержит счетчик I импульсов, два блока 2и 4 пам ти, блок 3 сравнени кодов и блок 5 управлени , состо щий из четырех триг. геров, четырех элементов, дешифратора , счетчика импульсов и генератора импульсов. 2 ил.

Description

ОЭ

сс

Фаг.1

Изобретение относитс к вычислительной технике, а именно к преобразовател м информации, и может быть спользова но в устройствах дл обра- Зотки цифровых данных.

Цель изобретени - упрощение пре- эбразовател и расширение области его использовани за счет возможности преобразовани параллельных кодов произвольного вида.

На фиг. 1 приведена блок-схема преобразовател параллельного кода; на фиг. 2 - функциональна схема блока управлени .

Преобразователь параллельного код содержит счетчик 1 импульсов, первый блок 2 пам ти, блок 3 сравнени ко- цов, второй блок 4 пам ти и блок 5 управлени , вход 6 и выход 7.

Блок 5 управлени состоит из первого , второго, третьего и четвертого триггеров 8-П, первого, второго, третьего и четвертого элементов И 12-15, дешифратора 16, счетчика 17 импульсов и генератора 18 импульсов. На фиг. 2 позици ми 19-22 и 23 обозначены первый, второй, третий, четвертый выходы и вход блока 5 управлени

Блоки 2 и 4 пам ти перепрограмми-30 импульсу N1 формируетс передний

руемь:е посто нные запоминающие устроства (ЗУ). В блок 2 записаны все воз можные входные коды, в блок 4 - по |тем же адресам записаны соответствую щие им выходные коды.

. Счетчик 1 формирует адреса блока 2 и блока 4.

i Блок 5 формирует сигналь: управле- |ни элементами преобразовател , так дешифратор 16 под воздействием генератора 18 и счетчика 17 задает длительность сигналов управлени блока 2 и блока 4 и формирует тактовые импульсы дл счетчика 1 и триггеров 8 и 9, формирующих сигналы считьша- ни (СЧ) и выбора кристалла (ВК) дл блоков 2 и 4. Элементы И 12 и 14 формируют сигналы СЧ и ВК дл . блока 2, а элементы И 13 и 15 формируют сигналы СЧ и ВК дл блока 4. ; На выходах элементов И 12 и 14 .формируютс сигналы управлени (счи- тьюани ) блока 2, соответственно СЧ и ВК.

На выходах элементов. И 13 и 15 формируютс сигналы управлени (считывание блока 4, соответственно СЧ и ВК).:

Преобразователь работает следующим образом.

При подаче текущего значени входного кода на блок 3 сравнени кодов блок 5 управлени на выходе дешифратора 6 формирует тактовые импульсы (ТИ) дл счетчика 1, а на выходах элементов И 12 и 14 сигналы управлени (считывани ) блока 2:генератор 18 импульсов, счетчик 17 и дешифратор 16 организуют вьщачу импульсов, задающих длительности сигналов управлени блоков 2 и 4, а триггеры 8 и 9 формируют эти сигналы и по разрешению с триггера 10 сигналы СЧ и ВК с элементов И 12 и 14 поступают на вход управлени блока 2.

Дл формировани сигналов СЧ и ВК блоков 2 и 4 нужно четыре импульса N1, N2, N3 и N4 с дешифратора 16, которые бы обеспечили заданные временные соотношени сигналов СЧ и ВК отражающие конкретные особенности элементной базы и режимы работы преобразовател .

Дл формировани сигнала СЧ используютс N1 и N4 импульсы (по

5

0

5

0

5

фронт СЧ, а по импульсу N4 задний фронт). N2 и N3 импульсы участвуют в формировании сигнала ВК (по импульсу N2 формируетс передний фронт ВК, а по импульсу N3 - задний фронт).

N4 импульс определ ет конец цикла считывани и по нему же происходит сброс триггеров 10 и 11 и счетчика 17 блока 5 управлени .

Кроме того,сигнал ВК блока 2 вл етс стробирующим импульсом (СТРОБ) дл блока 3 сравнени , который разрешает сравнение кодов, поступающих на блок 3. Сигнал ВК блока 2 подтверждает пуск блока 2 в отсутствие равенства кодов на блоке 3 сравнени кодов.

Счетчик 1 последовательно переключает чейки пам ти блока 2, начина с первой, и на блоке 3 сравнени каждое значение кода, считанное с блока 2, сравниваетс с данным входным кодом до тех пор, пока не будет равенства этих кодов (блок 5 управлени каждый раз вместе-с новым адресом блока 2 формирует сигналы СЧ и ВК блока 2).

В случае равенства кодов в блоке 3 сравнени по сигналу Равенство

блок 5 управлени на выходе элементов И 13 и 15, по разрешению с триггера 11 формирует сигналы: СЧ и ВК блока А (аналогично сигналам СЧ и ВК блока 2). Происходит считывание выходной информации с блока 4 по адресу, равному адресу блока 2 в момент равенства, т.е. по заданному входноу коду на выходе преобразовател сформирован новый код - результат преобразовани .

Claims

Формула изобретени

Преобразователь кода в код, содержащий счетчик импульсов, выходы которого соединены с адресными входами первого блока пам ти, отличающийс тем, что, с целью упрощени преобразовател и расширени области его использовани за счет возможности преобразовани параллельных кодов произвольного вида, в преобразователь введены блок сравнени кодов, второй блок пам ти и блок управлени , содержащий триггеры, элементы И, дещиф- ратор, счетчик импульсов и генератор импульсов, выход которого соединен с информационным входом счетчика импульсов, выход которого соединен с входом дешифратора, выходы которого соответственно соединены с первыми и вторыми входами первого и второго триггеров, выход

:первого триггера соединен с первыми входами первого и второго элементов И, выход второго триггера соединен с первыми входами третьего и четвертого элементов И, выход третьего триггера соединен с вторыми входами первого и третьего элементов И, выход четвертого триггера соединен с вторыми входами второго и четвертого элементов И, второй вход первого триггера объединен с первыми входами - третьего и четвертого триггеров и с установочным входом счетчика импульсов блока управлени , выходы первого к третьего элементов И соединены с управл ющими входами первого блока пам ти, выходы второго и четвертого элементов И соединены с управ- л кицими входами второго блока пам ти, второй вход третьего триггера подключен к выходу третьего элемента И и объединен с входом стробировани блока сравнени кодов, выход которого соединен с вторым входом четвертого триггера, выход первого блока : пам ти соединен с первым входом блока сравнени кодов, адресный вход второго блока пам ти подключен к выходу счетчика импульсов, вход которого объединен с первым входом первого триггера блока управлени , г второй вход блока сравнени кодов вл етс входом преобразовател , вы- ход второго блока пам ти вл етс выходом преобразовател .

Фив. 2