SU1406803A1

SU1406803A1 - Многоканальное устройство дл сопр жени абонентов с общей магистралью

Info

Publication number: SU1406803A1
Application number: SU864002419A
Authority: SU
Inventors: Михаил Александрович Никуленков
Original assignee: Московский авиационный институт им.Серго Орджоникидзе
Priority date: 1986-01-02
Filing date: 1986-01-02
Publication date: 1988-06-30

Abstract

Изобретение относитс к технике св зи. Цель изобретени - повышение пропускной способности. Устр-во содержит шины 1 данных, блок переключателей (БП) 2, блок ключей 3, дешифратор 4 адреса, блоки буферной пам ти (ББП) 5 и 8, узел сравнени 6, блок регистров 7 сдвига, блок управлени (БУ) 9 и эл-т задержки 10. При установке контактов БП 2 в положение передачи сообщени это сообщение, состо щее из кода адреса абонента, кода адреса абонента в группе-и кода данных, поступает на соответствующие шины 1. В принимающем устр-ве осуществл етс запись в ББП 8 кода адреса отправител и кода данных по выбранному коду адреса получател в группе, и прин та информаци поступает на выход. При одновременной передаче в одну из шин 1 сообщений от нескольких устр-в происходит столкновение и искажение этих сообщений. Тогда БУ 9 формирует сигнал и производит повторную передачу сообщений до тех пор, пока данное сообщение не будет успешно передано. Цель достигаетс введением БП 2, дешифратора 4, ББП 5 и 8 и БУ 9. Данны ил.выполнени ББП 5 и 8 и БУ 9. 4 ил. / / / W / / / /. (Л О) 00 о оо

Description

фае. / .

10

20

25

Изобретение относитс к технике св зи, в частности к технике передачи информации по общей магистрали данных.

Цель изобретени - повышение про пускной способности устройства.

На фиг, 1 приведена структурна схема многоканального устройства дл сопр жени абонентов с общей магистралью на фиг. 2 - схема первого блока буферной пам ти; на фиг.З - схема блока управлени ; на фиг, 4 - схема второго блока буферной пам ти„ Устройство содержит шины 1 данных 15 блок 2 переключателей, блок 3 ключей, дешифратор 4 адреса, первый блок 5 буферной пам ти, узел 6 сравнени , блок 7 регистров сдвига, второй блок 8 буферной пам ти, блок 9 управлени , элемент 10 задержки-и шины 11 управлени .

Первый ешок 5 буферной пам ти (фиг, 2) образуют регистр 12 адреса, входные регистры 13-1 - 13-п, элементы И 14-1 - 14-п и триггеры 15-1 15-п.

Блок 9 управлени (фиг,3) включает первый элемент ИЛИ 16, дешифратор 17, счетчик 18 и элемент ИЛИ 19.

Второй блок 8 буферной пам ти содержит дешифратор 20 абонента и реги- стры 21-1 - 21-п абонента.

Первый блок 5 буферной пам ти (фиг. 2 и 3) служит дл посто нного хранени в регистре 12 адреса отправител (пор дкового номера устройства А) , а также дл записи и хранени во входных регистрах 13 до момента успешной передачи кода В адреса группы абонентов, кода С адреса абонента в группе (пор дкового номера регистра 21 абонента, фиг.4)и кода D данных. Запись кодов В, С, D во входные регистры 13 осуществл етс внешним устройством при наличии разрешающих сигналов (О) на выходах соответствующих триггеров 15. Входные регистры 13 имеют три состо ни на выходе. При работе устройства их выходы наход тс в третьем отключенном состо нии и подключаютс лишь по сигналам от блока 9 управлени .

30

35

40

45

50

0

5

0

5

0

5

0

ответственно блока 9 управлени , дешифратора 4 (через блок 2 переключателей ) и блока 7.

Устройство работает следующим образом.

При включении устройства информаци во входных регистрах 13 первого блока 5 отсутствует, на выходах триггеров 15 присутствуют нулевые сигналы , запрещающие работу блока 9 управлени и разрешающ 1е внешнему устройству запись информации во входные регистры 13. Контакты блока 2 переключателей наход тс в положении рентрасл ции сообщений. Внешнее устройство при наличии данных дл передачи записывает эти дранные D, адрес В группы абонентов и адрес С абонента в группе в один из входных регистров 13 и подачей сигнала на установочный вход соответствующего триггера 15 устанавливает на его выходе единичный сигнал, разрешающий работу блока 9 управлени и запрещающий внешнему устройству запись информации по данному адресу. Аналогичным - образом внешнее устройство производит запись информации в остальные входные регистры 13.

Единичные сигналы с выходов триггеров 15 поступают на входы дешифратора 17 и через второй элемент ИЛИ 19 разрешают работу счетчика 18, который подсчитывает число импульсов ТИ(, поступающих на его вход. Дешифратор 17 дешифрирует код состо - ни триггеров 15, и формирует единичный сигнал, который поступает на управл юш 1й вход соответствующего входного регистра 13, подключа его выходы на соответствующие входы блока 2 переключателей. Через первый элемент ИЛИ 16 сигнал выбора устанавливает контакты блока 2 в положение , передачи сообщени и поступает на дешифратор 4 адреса. Дешифратор 4 адреса по адресу В группы абонентов формирует сигнал на одном из своих выходов, разреша работу соответствующих элементов блока 3 ключей. Сообщение, состо щее из кода А адреса , абонента кода С адреса абонента в группе и кода D данных, поступает на

Синхронизаци работы осуществл ют- соответствующие.шины 1

с от общего хронизатора (не показан ) , который вырабатывает три последовательности тактовых импульсов, поступающие на управл ющие входы сонадлежащие устройству, сообщение.

В принимающем устрой импульс ТИи поступает ч

соответствующие.шины 1

данных, при- принимающему

надлежащие устройству, сообщение.

В принимающем устройстве тактовый импульс ТИи поступает через блок 2

3

переключателей на управл ющий вход дешифратора 4 адреса, которьй по коду А адреса отправител ретранслирет сообщение через соответствующие ключи блока 3 ключей, шину 1 данных на входы блока 2 переключателей и блока 7 регистров сдвига передающего устройства. При поступлении тактового импульса THj на управл ющие входы блоков 7 сообщение записываетс в них как на передающем, так и на приемном устройстве. Узел 6 сравнени передающего устройства сравни .вает коды сообщений, поступающих на его входы с выходов первого блока 5 и блока 7, и при их совпадении, а также при наличии управл ющего сигнала с выхода элемента 10 задержки , формирует на своем выходе сигнал который, проход через соответствующий элемент И 14, устанавливает входной регистр 13 и триггер 15 в нулевое состо ние.

Этот же сигнал поступает через блок -2 переключателей, блок 3 ключей на соответствующую щину 11 управлени и на управл ющий вход дещифрато- ра 20 абонента приемного устройства, разреша запись кода адреса отправител и кода D данных из блока 7 регистров сдвига в соответствующий регистр 21 абонента, выбранный по коду С адреса получател в группе

Прин та в регистры 21 абонента информаци поступает на выходы принимающего устройства.

. В- случае одновременной передачи в одну из шин 1 данных сообщений от нескольких устройств происходит столкновение и искажение этих сообщений , при этом на выходе узла 6 сравнени сигнал не по вл етс . Блок 9 управлени через случайное число циклов (дискретных интервалов времени ) снова формирует единичный сигнал на этом же вькоде дещифратора 17, производ повторную передачу сообще68034

НИИ до тех пор, пока данное сообщение не будет успешно передано.

Claims

Формула изобретени Многоканальное устройство дл сопр жени абонентов с общей магист--, ралью, содержащее блок ключей, выходы которого подключены к соответстQ в1,тощим шинам данных и шинам управлени , блок регистров сдвига, выходы которого подключены к первым узлам сравнени , элемент задержки, отличающеес тем, что, с

5 целью повьщ ени пропускной способнос- ти устройства, в него введеный первый и второй блоки буферной пам ти,, блок управлени , дешифратор адреса и блок переключателей, первьй и

Q вторые выходы которого соединены с первыми входами блока ключей, вторые входы которого подключены к выходам дешифратора адреса, первые и второй входы которого подключены соответст5 венно к третьим и четвертому выходам блока переключателей, первые и вторые входы которого соединены с . первыми выходами первого блока буфер- ной пам ти и вторыми входами узла

Q сравнени , выход которого соединен с третьим входом блока переключателей и первым входом первого блока буферной пам ти, вторые входы которого подключены к первым выходам блока управлени , второй выход которого подключен к третьему входу узла сравнени через элемент задержки, а к четвертому и управл ющему входам блока переключателей - непосредственно , п тый и шестой входы которого

5

0

соединены с соответствующими шинами

данных и входами блока регистров сдвига, выходы которого подключены к первым входам второго блока буферной пам ти, второй вход которого соединен с соответствующей шиной управлени , причем выходы первого блока буферной пам ти подключены к входам блока управлени .

Фие.г

фие.5

Ч

фае.