SU1280616A1

SU1280616A1 - Device for squaring numbers

Info

Publication number: SU1280616A1
Application number: SU853863975A
Authority: SU
Inventors: Анатолий Андреевич Биушкин; Александр Александрович Валов; Игорь Владимирович Герасимов
Original assignee: Ленинградский Электротехнический Институт Им.В.И.Ульянова /Ленина/; Предприятие П/Я А-1097
Priority date: 1985-02-28
Filing date: 1985-02-28
Publication date: 1986-12-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл аппаратной реализации операции вычислени квадратной функции в универсальных и специализированных вычислител х. Изобретение позвол ет выполн ть итерационное возведение в квадрат аргумента с увеличением быстродействи устройства при уменьшении величины его приращени . Работа устройства основана на следующих рекурсивных выражени х: у(х+1)y(x)+h(x); h(x+1)h(x)+2; уThe invention relates to computing and can be used for the hardware implementation of the operation of calculating a square function in universal and specialized computers. The invention allows iterative squaring of the argument with an increase in the speed of the device while decreasing its increment value. The operation of the device is based on the following recursive expressions: y (x + 1) y (x) + h (x); h (x + 1) h (x) +2; at

Description

11281128

Изобретение относитс к вычислительной технике и может быть использовано дл . аппаратной реап изации операции вычислени квадратной функции в универсальных и специализированных вычислител х.The invention relates to computing and can be used for. hardware reconfiguration of the operation of calculating a square function in universal and specialized calculators.

Целью изобретени вл етс повышение быстродействи устройства.The aim of the invention is to improve the speed of the device.

На фиг.1 показана функциональна схема предлагаемого устройства; на фиг.2 - граф-схема алгоритма работы блока управлени (ГСА).Figure 1 shows the functional diagram of the device; Fig. 2 is a flow chart of the operation of the control unit (GAW).

Устройство содержит схему 1 сравThe device contains a circuit 1

нени , счетчик 2, мультиплексор 3, накапливающий сумматор 4, первый и второй элементы И 5 и 6, блок 7 управлени , вход 8 аргумента, выход 9 результата и шины 10-12, причем схема 1 сравнени и мультиплексор 3 вл ютс устройствами комбинационного типа, счетчик 2 и накапливающий сумматор 4 - синхронного типа, а блок управлени 7 реализован в виде микропрограммного устройства.counter 2, multiplexer 3, accumulating adder 4, first and second elements 5 and 6, control block 7, argument 8 input, output 9 and bus 10-12, the comparison circuit 1 and multiplexer 3 being combination type devices , the counter 2 and the accumulating adder 4 are of the synchronous type, and the control unit 7 is implemented in the form of a firmware.

Принцип работы устройства основан на вычислении квадратичной функции, представленной в виде следующих рекуррентных соотношений:The principle of operation of the device is based on the calculation of the quadratic function, presented in the form of the following recurrence relations:

y(X+1)y(X)+h(x); (1) h(x+1)h(x)+2; (2) y(x)y(X+1)-h(x); (3) h(x)h(x+1)-2. (4) Начальные услови у(0)0; h(0)1, У(Х), yCX+D - значени функции на предыдущем и последующем шагах вычислени ; h(x), h(x+1) - значени приращений функций на предыдущем и последующем шагах вычислени .y (X + 1) y (X) + h (x); (1) h (x + 1) h (x) +2; (2) y (x) y (X + 1) -h (x); (3) h (x) h (x + 1) -2. (4) Initial conditions (0) 0; h (0) 1, Y (X), yCX + D are the values of the function in the previous and subsequent calculation steps; h (x), h (x + 1) are the values of the increments of the functions in the previous and subsequent calculation steps.

Очевидно, что выражени (3) и (4) вл ютс следствием соответствующих выражений (1) и (2).It is obvious that expressions (3) and (4) are a consequence of the corresponding expressions (1) and (2).

Условием окончани вычислительного процесса вл етс равенство значений кода входного аргумента X иThe condition for terminating the computational process is the equality of the code values of the input argument X and

При поступлении данных на вход 8 аргумента с входа 13 запуска устройства поступает единичный сигнал , по которому четвертый выход блока 7 управлени переходит в нулевое состо ние, сигнал готовности данных RA становитс равным нулю (вершина 18 ГСА), а блок 7 управлени переходит в режим проверки единичного сигнала равенства данных , поступающего с третьего выхода схемы 1 5 сравнени (вершина 19 ГСА). При выполнении этого услови , т.е. равенства входного кода аргумента X, поступающего с входа 8, со значением выходного кода счетчика 2, на четвертомWhen data is received at the input 8 of the argument from the input 13 of the device launch, a single signal is received, according to which the fourth output of the control unit 7 goes to the zero state, the data readiness signal RA becomes equal to zero (GSA vertex 18), and the control unit 7 goes to the test mode a single data equality signal coming from the third output of the comparison circuit 1 5 (vertex 19 GSA). If this condition is met, i.e. the equality of the input code of the argument X, coming from the input 8, with the value of the output code of the counter 2, on the fourth

2020

2525

30thirty

3535

4040

выходе схемы 7 управлени , а следовательно , и на выходе 14 готовности результата устанавливаетс единичный сигнал (вершина 16 ГСА). В противном случае блок 7 управлени вырабатывает на втором и третьем выходах последовательность импульсных сигналов С1 и С2 (вершины 20-22 ГСА), инициализирующих вычислительный процесс до выполнени услови (вершина 19 ГСА).The output of the control circuit 7 and, consequently, a single signal (vertex 16 HSU) is set at the output 14 of the result readiness. Otherwise, the control unit 7 generates at the second and third outputs a sequence of pulsed signals C1 and C2 (vertices 20-22 of GSA), initializing the computational process before the condition is satisfied (vertex 19 GSA).

Вычислительный процесс происходит следующим образом.The computational process is as follows.

Если значение входного кода аргумента X больше выходного кода счетчика 2, т.е. , то на выходе больше схемы 1 сравнени будет сформирован единичный сигнал, по которому пр мые выходы счетчика 2 через первые информационные входы мультиплексора 3 подключатс к N-1 старшим разр дам информационного входа накапливающего сумматора 4, а элемент И 5 разрешит прохождение тактирующих импульсов С2 на суммирующий входIf the value of the input code of the argument X is greater than the output code of counter 2, i.e. , then a single signal will be formed at the output greater than the comparison circuit 1, according to which the direct outputs of counter 2 through the first information inputs of multiplexer 3 are connected to N-1 most significant bits of information input of accumulating adder 4, and element 5 will allow C2 pulses to pass through summing entry

кода с выхода реверсивного счетчика2, 45 счетчика 2. По тактирующему импульсу Устройство работает следующим об- С1 в накапливающем сумматоре 4 будетthe code from the output of the reversible counter 2, 45 of the counter 2. According to the clocking impulse, the device operates as follows C-1 in the accumulating adder 4

сформирован результат следующего значени функции в соответствии с выраразом .the result of the next value of the function is generated in accordance with the expression.

Исходное состо ние устройства задаетс единичным сигналом , При этом блок 7 управлени вырабатывает на первом выходе единичный импульсный сигнал сброса R (вершины 15 и 16 ГСА), по которому счетчик 2 и накапливающий сумматор 4 переход т в нулевое состо ние, тактирующие импульсы С1 и С2 с второго и третьего выходов станов тс равными нулю, а на выход готовности результата 14 с четвертого выхода поступает единич жением (1). По тактирующему импульсу 50 С2 в счетчик 2 запншест единица, котора с учетом смещени разр дной сетки данных счетчика 2 относительно накапливающего сумматора 4 и единицы в его младшем информационном разр де 55 образует выражение (2), используемое на следующем шаге вычислени функции. Если значение входного кода аргумента X меньше выходного кода счетчика 2, т.е. , то нулевым сигнаньш сигнал готовности . Устройство переходит в режим ожидание сигнала пуска (вершина 17 ГСА).The initial state of the device is set by a single signal. At that, the control unit 7 generates at the first output a single pulse signal R (vertices 15 and 16 GSA), according to which the counter 2 and the accumulating adder 4 go to the zero state, the clock pulses C1 and C2 from the second and third outputs become equal to zero, and the readiness output of result 14 from the fourth output enters unit (1). For a clocking pulse 50 C2 into counter 2, there is a unit that, taking into account the offset of the data grid of counter 2 relative to accumulating adder 4 and one in its lower information bit 55, forms the expression (2) used in the next step of the function calculation. If the value of the input code of the argument X is less than the output code of counter 2, i.e. , then zero signansh signal readiness. The device enters the mode of waiting for the start signal (vertex 17 GSA).

00

5five

00

5five

00

жением (1). По тактирующему импульсу С2 в счетчик 2 запншест единица, котора с учетом смещени разр дной сетки данных счетчика 2 относительно накапливающего сумматора 4 и единицы в его младшем информационном разр де образует выражение (2), используемое на следующем шаге вычислени функции. Если значение входного кода аргумента X меньше выходного кода счетчика 2, т.е. , то нулевым сигна3(1). For the clocking pulse C2 into counter 2, there is a unit that, given the offset of the data grid of counter 2 relative to accumulating adder 4 and the unit in its least significant bit, forms the expression (2) used in the next step of the function calculation. If the value of the input code of the argument X is less than the output code of counter 2, i.e. , then zero signal3

лом с выхода больше схемы 1 сравнени инверсные выходы счетчика 2 через вторые информационные входы мультиплексора 3 нодключатс к N-1 старшим разр дам информационного вхда накапливающего сумматора 4, а на его вход переноса поступит единич- ньй сигнал, который образуетс путе инвертировани нулевого логического сигнала с шины 11 информационного нул в мультиплексоре 3. Этим осуществл етс образование дополнительного кода отрицательного приращени функции h(x) при поступлении на вхо 8 аргумента X, значение которого меньше предыдущего.scrap from the output is larger than circuit 1 comparing inverse outputs of counter 2 through the second information inputs of multiplexer 3 are connected to the N-1 senior bits of the information input of accumulating adder 4, and a single signal is received at its transfer input, which is formed by inverting the zero logical signal with bus 11 information zero in multiplexer 3. This forms the additional code of the negative increment of the function h (x) when the argument X arrives at input 8, the value of which is less than the previous one.

Вычислительный пр.оцесс при этом происходит аналогично описанному за исключением того, что при этом единичным сигналом с выхода меньше схемы 1 сравнени разрешаетс проходение тактирующих сигналов С2 через элемент И 6 на вычитающий вход счетчика 2.In this case, the computational process proceeds in the same way as described, except that the single signal from the output less than the comparison circuit 1 permits the passage of the clock signals C2 through the element 6 to the subtracting input of the counter 2.

Таким образом, при вычислении ел дующего значени квадратичной функц используетс предыдущее значение функции, что позвол ет повысить бысродействие устройства при отработке малых приращений аргумента. Кроме этого, устройство имеет высокую помехоустойчивость к единичным сбо м входных данных, если они не привод к изменению сигналов на выходах больше или меньше схемы 1 сравнени и не сказываютс на конечном результате, В противном случае устройство выполнит обратное требуемом действие (например, вмес.то суммировани выполнит вычитание приращени функции), однако после восстановлени значени аргумента процесс вычислени функции будет продолжен до момента получени истинного значени результата,Thus, when calculating the next quadratic func tion value, the previous value of the function is used, which allows to increase the speed of the device during the development of small increments of the argument. In addition, the device has a high noise immunity to single input data breaks, if they do not lead to a change in the signals at the outputs of more or less comparison circuit 1 and do not affect the final result. Otherwise, the device will perform the reverse required action (for example, the summation performs the subtraction of the function increment), however, after restoring the argument value, the process of calculating the function will continue until the actual value of the result is obtained,

Пример 1 , Вычислительный про цесс возведени в квадрат числа 6 (000110,2) начинаетс после поступлени сигнала начальной установки SR При этом состо ние выходов ,I 1 сравнени , счетчика 2, накапливающего сумматора А и сигнала готовности RA на клемме 14 будет измен тьс в соответствии с табл. 1.Example 1 The computational process of squaring the number 6 (000110,2) begins after the arrival of the initial setup signal SR. This state of the outputs, I 1 comparison, counter 2, accumulating adder A and readiness signal RA on terminal 14 will change to according to tab. one.

П р и м е р 2, Предположим, что после четвертого вычислени произошел сбой, в результате которого на входе образовалс нулевой код. Посл выполнени текущего шага вычислени Example 2 Suppose that after the fourth calculation a failure occurred, resulting in a zero code at the input. After completing the current calculation step

JQ 5 Jq 5

20 20

25 о 525 about 5

5five

00

5five

данные на входе восстановились и стали равными 6 (000110), Вычислительный процесс в этом случае будет проходить в соответствии с табл,2.the input data was restored and became equal to 6 (000110). In this case, the computational process will be carried out in accordance with Table 2.

Из табл,2 видно, что в отличие от примера 1 врем вычислени увеличилось на два шага, однако конечный результат осталс без изменени .From Table 2, it can be seen that, in contrast to Example 1, the calculation time increased by two steps, but the final result remained unchanged.

П р и м е р 3. Предположим, что значение аргумента по сравнению с примером 1 изменилось и стало равным . 4, Тогда вычислительный процесс будет протекат в соответствии с табл.3.PRI me R 3. Suppose that the value of the argument in comparison with example 1 has changed and become equal. 4, Then the computational process will proceed in accordance with Table 3.

Таким образом, если дл возведени в квадрат в примере 1 потребовалось 4 шага вычислений, то в примере 3 возведение в квадрат произошло за 2 шага.Thus, if for squaring in example 1 it took 4 steps of calculations, then in example 3, squaring occurred in 2 steps.

Чем больше величина входного аргумента и меньше величина его приращени , тем значительнее повышаетс быстродействие устройства.The larger the value of the input argument and the smaller the value of its increment, the greater the increase in the speed of the device.

Claims

112 The invention relates to computing and can be used for. hardware reaping the operation of calculating a square function in universal and specialized calculators. The aim of the invention is to increase the speed of the device. Figure 1 shows the functional diagram of the device; Fig. 2 is a flow chart of the operation of the control unit (GAW). The device contains a comparison circuit 1, a counter 2, a multiplexer 3, a accumulating adder 4, first and second elements 5 and 6, a control block 7, an argument input 8, an output 9 of the result and a bus 10-12, the comparison circuit 1 and multiplexer 3 combinatorial devices, counter 2 and accumulating adder 4 are of synchronous type, and control unit 7 is implemented as a firmware. The principle of operation of the device is based on the calculation of the quadratic function, presented in the form of the following recurrence relations: y (X + 1) y (X) + h (x); (1) h (x + 1) h (x) +2; (2) y (x) y (X + 1) -h (x); (3) h (x) h (x + 1) -2. (4) Initial conditions (0) 0; h (0) 1, Y (X), yCX + D are the values of the function in the previous and subsequent calculation steps; h (x), h (x + 1) are the values of the increments of the functions in the previous and subsequent calculation steps. It is obvious that expressions (3) and (4) are a consequence of the corresponding expressions (1) and (2). The condition for the termination of the computational process is the equality of the code values of the input argument X and the code from the output of the reversible counter. The device operates as follows. The initial state of the device is set by a single signal. At that, the control unit 7 generates at the first output a single pulse signal R (vertices 15 and 16 GSA), according to which the counter 2 and the accumulating adder 4 go to the zero state, the clock pulses C1 and C2 from the second and third outputs become equal to zero, and the readiness output of result 14 from the fourth output receives a single 6 ready signal. The device enters the mode of waiting for the start signal (vertex 17 GSA). When data is received at the input 8 of the argument from the input 13 of the device launch, a single signal is received, according to which the fourth output of the control unit 7 goes to the zero state, the data readiness signal RA becomes equal to zero (GSA vertex 18), and the control unit 7 goes to the test mode a single data equality signal coming from the third output of comparison circuit 1 (vertex 19 of the GSA). If this condition is met, i.e. the equality of the input code of the argument X coming from the input 8 with the value of the output code of the counter 2, at the fourth output of the control circuit 7, and consequently, at the output 14 of the result readiness, a single signal is set (GSA vertex 16). Otherwise, the control unit 7 generates at the second and third outputs a sequence of pulsed signals C1 and C2 (vertices 20-22 of GSA), initializing the computational process before the condition is satisfied (vertex 19 GSA). The computational process is as follows. If the value of the input code of the argument X is greater than the output code of counter 2, i.e. , then a single signal will be formed at the output greater than the comparison circuit 1, according to which the direct outputs of counter 2 through the first information inputs of multiplexer 3 are connected to N-1 most significant bits of information input of accumulating adder 4, and element 5 will allow C2 pulses to pass through the summing input of the counter 2. According to the clocking pulse C1 in the accumulating adder 4, the result of the next value of the function will be formed in accordance with the expression (1). For the clocking pulse C2 into counter 2, there is a unit that, given the offset of the data grid of counter 2 relative to accumulating adder 4 and the unit in its least significant bit, forms the expression (2) used in the next step of the function calculation. If the value of the input code of the argument X is less than the output code of counter 2, i.e. then the zero signal from the output is larger than the circuit 1 comparing the inverse outputs of counter 2 through the second information inputs of multiplexer 3 is connected to the N-1 senior bits of the information input and accumulating adder 4, and a single signal is received at its transfer input that is formed by inverting the zero the logical signal from the bus 11 information zero in multiplexer 3. This accomplishes the formation of an additional negative increment code of the function h (x) when the argument X arrives at input 8, the value of which is less than A previous. In this case, the computational process occurs in the same way as described, except that the single signal from the output less than the comparison circuit 1 allows the passage of the clock signals C2 through the element 6 to the counting input of the counter 2. Thus, when calculating the next quadratic value the function uses the previous value of the function, which allows increasing the fastness of the device during the development of small increments of the argument. In addition, the device has a high noise immunity to single input data breaks, if they do not lead to a change in the signals at the outputs of more or less comparison circuit 1 and do not affect the final result. Otherwise, the device will perform the opposite desired action (for example, the summation performs the subtraction of the function increment), however, after restoring the value of the argument, the process of calculating the function will continue until the actual value of the result is obtained, Example 1, The computational process Doing the square of 6 (000,110.2) starts after initial installation SR arrival signal This state outputs, I 1 comparison, the counter 2, the accumulator A and RA ready signal at terminal 14 will vary in accordance with Table. 1. EXAMPLE 2 Suppose that after the fourth calculation a failure occurred, as a result of which a zero code was formed at the input. After completing the current calculation step 16, the input data was restored and became equal to 6 (000110). In this case, the computational process will take place in accordance with the table,

2. From Table 2, it can be seen that, unlike Example 1, the computation time increased by two steps, but the final result remained unchanged. PRI me R 3. Suppose that the value of the argument in comparison with example 1 has changed and become equal. 4, Then the computational process will proceed in accordance with table.

3. Thus, if for squaring in example 1 it took 4 steps of calculations, then in example 3, squaring occurred in 2 steps. The larger the value of the input argument and the smaller the value of its increment, the greater the increase in the speed of the device. The invention The device for squaring, containing a comparison circuit, a counter accumulating an adder, two elements AND and a control unit, the first and second information inputs of the comparison circuit are connected to the input argument of the device and to the forward output of the counter, the reset input of which is connected to the same input the accumulator, the accumulator, and the first output of the control unit; the output of the accumulating adder is the output of the device result; the second and third outputs of the control unit are connected to the synchronization input — on The output adder and the first inputs of the first and second elements AND, the inputs of the initial installation and the start of the control unit are the same inputs of the device, the output is larger than the comparison circuit connected to the second input of the first AND element whose output is connected to the summing input of the counter, characterized in that in order to improve the speed of the device, a multiplexer was entered in D, and the control unit was executed; not microprogram, the low-order bits of the first and second multiplexer inputs are connected to the information zero bus, the high-end bits of the first and second multiplexer information ports are connected to the in and out outputs of the score1; ik, 512 low bit of information input and transfer input of accumulating adder are connected to the device information unit bus and to the low bit output of the multiplexer, respectively, control input and high bit outputs of the multiplexer are connected to the output of more comparison circuit and to the high bit of the information input of the accumulator

. 6 of the adder, respectively, the outputs are smaller and the comparison circuit is connected to the second input of the second element Inc to the input of the control unit equality sign, the output of the second element I is connected to the subtractive input of the counter, the fourth output of the control unit is the output of the result of the device.

Table3

, C20 IS

sixteen

) „„ 2S

112O P