SU1278883A1 - Устройство дл формировани адресов процессора усеченного быстрого преобразовани Фурье - Google Patents

Abstract

Изобретение относитс  к радиотехнике и вычислительной технике и может быть использовано в устройствах цифровой обработки сигналов. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  за счет того, что устройство содержит два регистра сдвига, два счетчика , блок управлени , два сумматора, два блока сдвига, элемент И, два блока сравнени , блок счетчиков, два блока элементов И, элемент ИЛИ, блок регистров. Причем блок управлени  содержит шесть элементов НЕ, шестнадцать элементов И, три RS-триггера, дес ть элементов ИЛИ, дешифратор и генератор тактовых импульсов. Устройство формирует на каждом шаге алгоритма тблько те адреса., которые нужны дл  вычислени  искомых отсчетов дискретного спектра сигнала. БлагодаКЛ р  этому процессор не выполн ет опес рации с ненужньми отсчетами. 7 ип.

Description

1

Изобретение относитс  к радиотехнике и вычислительной технике и может быть использовано в устройствах цифровой обработки сигналов.

Делью изобретени   вл етс  повышение быстродейс . ви .

Дл  по снени  сущности изобретени  сравним обычный и усеченный алгоритмы БПФ. В случае, когда числ отсчетов сигнала равно степени двух т.е. , дискретный спектр сигнала может быть вычислен за р шагов п рекуррентным формулам.

х.,,(р)-Х;(р)+Х;()

Х;,(Р-Ь2 - ) Х;(р) -Х;(р+2 - ) W

где i - номер maraj

Х;,х;+| - входные и выходные данные дл  i I -ro щага;

Р, - номера отсчетов в массивах входных и выходных данных; W - тригонометрический коэффициент , причем

w exp (Z MAFT/N)

в приведенных формулах . 2 и .2,

где

оГС- ;

1 0,2 -I,

m

Так как периодическа  дискретна  функци  k с периодом N, достаточно сформировать массив тригонометрических коэффициентов и отсчетов, При этом W соответствует k-му отсчету в массиве.

На фиг. 1 приведен пример направленной граф-схемы алгоритма БПФ дл  случа  N 2 .На этой схеме вершины графа (точки) соответствуют отсчетам данных. На каждом шаге алгоритма линии без стрелок соответствуют простой передаче данных, линии со стрелками соответствуют передаче с предварительным умножением на тригоно .метрический коэффициент. Знак + или - возле вершины графа указывает ка операцию, с помощью которой получен соответствующий отсчет. Ниже граф-схемы алгоритма БПФ указаны дл  каждого шага i значени , которые принимают переменные m и 1. В рассматриваемом примере дл  определени  дискретного спектра сигнала требуетс  выполнить 12 операций комплексного умножени .

O

5

0

5

0

5

0

5

0

5

В усеченном алгоритме БПФ требуетс  найти М (М « N) отсчетов дискретного спектра сигнала с номерами b,,bj ,...,Ь, где bj - целые числа из интервала (О, N-l).Пpи этом достаточно на каждом шаге преобразовани  определить только те отсчеты, которые требуютс  на следующем шаге.

На фиг. 1 зачернены вершины граф- схемы алгоритма БПФ, соответствующие отсчетам данных, которые необходимо определить на каждом шаге дл  вычислени  отсчетов дискретного спектра сигнала с номерами 3 и 7. Таким образом , зачерненные вершины графа образуют граф-схему усеченного алгоритма БПФ дл  случа , когда М 2,Ь, 3,Ьг 7.

При использовании алгоритма усеченного БПФ вычисление ведетс  по тем же формулам, но переменна  m принимает значение m (bj)mod , где j 1, 2 . .. И.

В рассматриваемом примере дл  вычислени  искомых отсчетов спектра требуетс  выполнить 8 операций комплексного умножени , т.е. на одну треть меньше, чем при использовании обычного алгоритма БПФ. Выигрыш достигаетс  тем, что данное устройство дл  формировани  адресов процессора усеченного БПФ формирует на каждом шаге алгоритма только те адреса , которые нужны дл  вычислени  искомых отсчетов дискретного спектра сигнала. Благодар  этому процессор не выполн ет операции с ненужными отсчетами.

На фиг. 1 представлен алгоритм усеченного БПФ; на фиг. 2 - блок-схема устройства; на фиг. 3 - блок-схема блока регистров, блока элементов И, блока счетчиков и блока фиксации нул ; на фиг. 4 - алгоритмы работы устройства; на фиг. 5 - временные диаграммы; на фиг, 6 - схема блока управлени ; на фиг. 7 - схема логического узла.

Устройство (фиг. 2) содержит регистры 1 и 2 сдвига, счетчики 3 и 4, сдвигатели 5 и 6, элемент И 7, сумматоры 8 и 9 блоки 10 и 11 сравнени , блок 2 регистров, блок 13 элементов И, блок 14 сч€1тчиков, блок 5 фиксации нул  и блок 16 управлени , выходы 17-22 блока управлени , входы 23-26 блока управлени , выход 27

fO

15

20

31278883

адреса коэффициента, выходы 28 и 29 адреса соответственно первого и второго операндов.

На фиг. 3 приведены схемы блока 12 регистров, блока 13 элементов И, блока 14 счетчиков и блока I5 фиксации нул . Блок 12 регистров содержит регистры 30, число которых не меньше числа искомых отсчетов дискретного спектра сигнала М. Блок 14 счетчиков содержит соответствующее число счетчиков 31. Блок 13 элементов И содержит М групп элементов И, причем число элементов И 32 в каждой группе равно разр дности регистров 30. Блок фиксации нул  включает блок элементов И, состо щий из элементов И 33, число которых равно числу счетчиков 31, и элемент ИЛИ 34.

Блок управлени  (фиг. 6) содержит дешифратор 35, триггеры 36-38, элементы И 39-46, элементы ИЛИ 47-52, элементы НЕ 53-55, резистор 56, конденсатор 57, логический узел 58, генератор 59 тактовых импульсов.

Логический узел (фиг.. 7) содержит элементы НЕ 60-62, элементы И 63-65 с выходом 66, элементы И 67-71, элементы ИЛИ 72-75.

Дл  по снени  работы устройства на фиг. 4 приведена блок-схема алго- ритма его работы. На блок-схеме алгоритма использованы следующие обозначени :

Рг1 - первый регистр 1 сдвига;

Рг2 - второй регистр 2 сдвига;

Сч1 - первый счетчик 3;

Сч2 - второй счетчик 4;

БлСч - блок 14 счетчиков;

См1 - первый сумматор 8;

См2 - второй сумматор 9; СхСд - второй сдвигатель 6; : - обозначает запись информации;

означает запись разр д Сч;

I1(Рг - означает сдвиг содержимого Рг влево на один разр д;

Р1, Р2, РЗ, Р4 - сигналы на входах 23-26 блока 16 управлени .50

У1, У2, УЗ, У4, У5, У6 - сигналы на выходах.17-22 блока 16 управлени .

Дл  по снени  работы устройства дл  формировани  адресов процессора усеченного БПФ воспользуема  также временными диаграммами, приведенными на фиг. 4. Временные диаграммы построены дл  случа , когда N 8 , М

2 ве ри . на и ег лы Рг ра тр ра

со та

си и ин пи по на и Сч ре 5 Си в по ло но на ра 31

чи 00 в де с  эт хо 45 со по на пр на да ро ад ци

сл Та ве кр

30

35

40

55

гд

O

5

0

2, Ь 3, Ъ 7. На диаграмме приведены сигналы СС, формируемые внутри блока 1 6 управлени  (БУ-), сиг- .налы Р1, Р2, РЗ и Р4 на его входах и сигналы У1, У2, УЗ, У4. У5, У6 на его выходах. Приведены также сигналы на пр мых выходах разр дов Рг1, Рг2, Сч, Сч2. Б соответствии с рассматриваемым примером Рг1 и Рг2 - трехразр дные, а Сч1 и Сч2 - двухразр дные .

Устройство дл  формировани  аДре- сов процессора усеченного БПФ работает следующим образом.

После запуска БУ он формирует сигнал У1, который устанавливает Рг1 и Рг2 в режим параллельной записи информации, и сигнал У5, который за- письгоает в Рг1 и Рг2 код 001. При поступлении следующего импульса сигнала СС БУ формирует сигналы У2, УЗ и У5. Первый из них устанавливает Сч2 и Сч1, а также счетчики 31 в режим параллельной записи информации. 5 Сигнал УЗ обнул ет Сч1 и записьгоает в каждый счетчик 31 код, который получаетс  в результате поразр дного логического умножени  кода, записанного в одном из регистров блока 30 на код, записанный в старших г-1 разр дах Рг2. При этом в счетчиках 31 записываютс  коды

(bj),

коды, записанные в регистрах 30.

Б рассматриваемом примере в счетчики 31 при этом записываетс  код 00. Сигнал У4 обнул ет Сч2. Так как в счетчиках 31 записан О, на выходе блока 15 фиксации нул  по вл етс  логическа  единица (Р4 1). При этом в алгоритме выполн етс  переход от вершины 4 к вершине 7, что 5 соответствует формированию У6 при поступлении следующего импульса сигнала СС. Этот сигнал информирует процессор о том, что на выходе См2 находитс  адрес Л1 (первого операн- да, на выходах См1 - адрес А2 второго операнда и на выходах СхСд - адрес A3 тригонометрического коэффи-. циента).

В рассматриваемом примере в этом случае AI 000, А2 001 и A3 000. Так как в Сч2 и записан О, а на инверсных выходах всех разр дов Сч2, кроме младшего, находитс  код 11,

0

5

0

где Ъ; на выходе блока 11 срзвнени  находит с  логический нуль (РЗ О). Поэтому в алгоритме выполн етс  переход от вершины 8 к вершине 9. Так как сигнал У2 при этом не вырабатываетс  сигнал У4 добавл ет к содержимому Сч2 единицу. После этого по сигналу У6 на выходах См1, См2 и СхСд считываютс  адреса А1 010, и А3 000. В следующем цикле считываютс  коды 100, 101, 000 и наконец, коды 110, 111 и 000. При этом на выходе блока II сравнени  по вл етс  логическа  единица, так как с Сч2 записан код 11. Поскольку на выходе блока 10 сравнени  также установлена ло гическа  елиница (Р2 1) вьтолн ет с  переход к вершине 10 блок-схемы алгоритма. Формируемый при этом сигнал У5 сдвигает содержимое Рг1 и Рг2 влево на один разр д. В младший разр д Рг1 записываетс  логический нуль а Рг2 - логическа  единица. Так как в Рг1 записан не нуль, сигнал . Поэтому вьтолн етс  переход к вершине 3 алгоритма. Производитс  нова  запись кодов в счетчики 31. В рассматриваемом примере записываетс  код О. При этом на выходе блока I5 фиксации нул  по вл етс  логический нуль (Р4 о). Так как на выходе блока 10 сравнени  тоже нуль (), формируетс  сигнал УЗ, которьп добав л ет 1 к содержимому Сч1 и вычитает 1 из содержимого счетчиков ЗГ. В результате счетчики 31 обнул ютс  и по вл етс  сигнал Р4 - 1. Поэтому выполн етс  переход к вершине 7 алгоритма и считываетс  адрес А1 001, А2 011 и A3 010. В следую щем цикле содержимое Сч2 увеличиваетс  на единицу и считьгааютс  адреса .А1 « 101, А2 1 П и A3 010. Затем проходит очередной сдвиг кодов в Рг1 и Рг2 и нова  запись в счетчик 31. На этот раз в них записываетс  код I1. Так как происходит обращение к вершине 6 алгоритма . После трех обращений счетчик 31 обнул етс , а в Сч1 по вл етс  код 11. При по влении следующего импульса сигнала СС БУ формирует У6, и с выходов СМ1, См2,-СхСд считьюа- ютс  коды 101, 111, 011. Затем происходит очередной сдвиг кодов в Рг1 и Рг2. Так как Рг1 при этом обнул етс , БУ по сигналу Р4 с выхода элемента И 7 прекращает работу устрой278883 6

ства дл  формировани  адресов процессора усеченного БПФ.

Claims (1)

1 Изобретение относитс  к радиотех нике и вычислительной технике и может быть использовано в устройствах цифровой обработки сигналов. Делью изобретени   вл етс  повышение быстродейс.ви . Дл  по снени  сущности изобретени  сравним обычный и усеченный алгоритмы БПФ. В случае, когда числ отсчетов сигнала равно степени двух т.е. , дискретный спектр сигнала может быть вычислен за р шагов п рекуррентным формулам. х.,,(р)-Х;(р)+Х;() Х;,(Р-Ь2-) Х;(р) -Х;(р+2-) W где i - номер maraj Х;,х;+| - входные и выходные данные дл  i I-ro щага; Р, - номера отсчетов в массивах входных и выходных данных; W - тригонометрический коэффициент , причем w exp (ZMAFT/N) в приведенных формулах .2 и .2, оГС-; 1 0,2 -I, Так как периодическа  дискретна  функци  k с периодом N, достаточно сформировать массив тригонометричес ких коэффициентов и отсчетов, При этом W соответствует k-му отсчету в массиве. На фиг. 1 приведен пример направ ленной граф-схемы алгоритма БПФ дл  случа  N 2 .На этой схеме вершины графа (точки) соответствуют отсчета данных. На каждом шаге алгоритма ли нии без стрелок соответствуют простой передаче данных, линии со стрел ками соответствуют передаче с предварительным умножением на тригоно .метрический коэффициент. Знак + или - возле вершины графа указывает ка операцию, с помощью которой получен соответствующий отсчет. Ниж граф-схемы алгоритма БПФ указаны дл  каждого шага i значени , которы принимают переменные m и 1. В рассматриваемом примере дл  определени дискретного спектра сигнала требует с  выполнить 12 операций комплексно го умножени . 3 В усеченном алгоритме БПФ требуетс  найти М (М « N) отсчетов дискретного спектра сигнала с номерами b,,bj ,...,Ь, где bj - целые числа из интервала (О, N-l).Пpи этом достаточно на каждом шаге преобразовани  определить только те отсчеты, которые требуютс  на следующем шаге. На фиг. 1 зачернены вершины графсхемы алгоритма БПФ, соответствующие отсчетам данных, которые необходимо определить на каждом шаге дл  вычислени  отсчетов дискретного спектра сигнала с номерами 3 и 7. Таким образом , зачерненные вершины графа образуют граф-схему усеченного алгоритма БПФ дл  случа , когда М 2,Ь, 3,Ьг 7. При использовании алгоритма усеченного БПФ вычисление ведетс  по тем же формулам, но переменна  m принимает значение m (bj)mod , где j 1, 2 . .. И. В рассматриваемом примере дл  вычислени  искомых отсчетов спектра требуетс  выполнить 8 операций комплексного умножени , т.е. на одну треть меньше, чем при использовании обычного алгоритма БПФ. Выигрыш достигаетс  тем, что данное устройство дл  формировани  адресов процессора усеченного БПФформирует на каждом шаге алгоритма только те адреса , которые нужны дл  вычислени  искомых отсчетов дискретного спектра сигнала. Благодар  этому процессор не выполн ет операции с ненужными отсчетами. На фиг. 1 представлен алгоритм усеченного БПФ; на фиг. 2 - блок-схема устройства; на фиг. 3 - блок-схема блока регистров, блока элементов И, блока счетчиков и блока фиксации нул ; на фиг. 4 - алгоритмы работы устройства; на фиг. 5 - временные диаграммы; на фиг, 6 - схема блока управлени ; на фиг. 7 - схема логического узла. Устройство (фиг. 2) содержит регистры 1 и 2 сдвига, счетчики 3 и 4, сдвигатели 5 и 6, элемент И 7, сумматоры 8 и 9 блоки 10 и 11 сравнени , блок 2 регистров, блок 13 элементов И, блок 14 сч€1тчиков, блок 5 фиксации нул  и блок 16 управлени , выходы 17-22 блока управлени , входы 23-26 блока управлени , выход 27 3 адреса коэффициента, выходы 28 и 29 адреса соответственно первого и вто рого операндов. На фиг. 3 приведены схемы блока 12 регистров, блока 13 элементов И, блока 14 счетчиков и блока I5 фикса ции нул . Блок 12 регистров содержит регистры 30, число которых не меньше числа искомых отсчетов дискретного спектра сигнала М. Блок 14 счетчиков содержит соответствующее число счетчиков 31. Блок 13 элементов И содержит М групп элементов И, причем число элементов И 32 в каждой группе равно разр дности регистров 30. Блок фиксации нул  включает блок элементов И, состо щий из элементов И 33, число которых равно числу счетчиков 31, и элемент ИЛИ 34 Блок управлени  (фиг. 6) содержит дешифратор 35, триггеры 36-38, элементы И 39-46, элементы ИЛИ 47-52 элементы НЕ 53-55, резистор 56, конденсатор 57, логический узел 58, генератор 59 тактовых импульсов. Логический узел (фиг.. 7) содержит элементы НЕ 60-62, элементы И 63-65 с выходом 66, элементы И 67-71, элементы ИЛИ 72-75. Дл  по снени  работы устройства на фиг. 4 приведена блок-схема алго ритма его работы. На блок-схеме алгоритма использованы следующие обозначени : Рг1 - первый регистр 1 сдвига; Рг2 - второй регистр 2 сдвига; Сч1 - первый счетчик 3; Сч2 - второй счетчик 4; БлСч - блок 14 счетчиков; См1 - первый сумматор 8; См2 - второй сумматор 9; СхСд - второй сдвигатель 6; : - обозначает запись информа ции; означает запись разр д Сч; I1(Рг - означает сдвиг содержимог Рг влево на один разр д; Р1, Р2, РЗ, Р4 - сигналы на входа 23-26 блока 16 управлени . У1, У2, УЗ, У4, У5, У6 - сигналы на выходах.17-22 блока 16 управлени  Дл  по снени  работы устройства дл  формировани  адресов процессора усеченного БПФ воспользуема  также временными диаграммами, приведенными на фиг. 4. Временные диаграммы построены дл  случа , когда N 8 , М 83 2, Ь 3, Ъ 7. На диаграмме приведены сигналы СС, формируемые внутри блока 1 6 управлени  (БУ-), сиг .налы Р1, Р2, РЗ и Р4 на его входах и сигналы У1, У2, УЗ, У4. У5, У6 на его выходах. Приведены также сигналы на пр мых выходах разр дов Рг1, Рг2, Сч, Сч2. Б соответствии с рассматриваемым примером Рг1 и Рг2 трехразр дные , а Сч1 и Сч2 - двухразр дные . Устройство дл  формировани  аДресов процессора усеченного БПФ работает следующим образом. После запуска БУ он формирует сигнал У1, который устанавливает Рг1 и Рг2 в режим параллельной записи информации, и сигнал У5, который записьгоает в Рг1 и Рг2 код 001. При поступлении следующего импульса сигнала СС БУ формирует сигналы У2, УЗ и У5. Первый из них устанавливает Сч2 и Сч1, а также счетчики 31 в режим параллельной записи информации. Сигнал УЗ обнул ет Сч1 и записьгоает в каждый счетчик 31 код, который получаетс  в результате поразр дного логического умножени  кода, записанного в одном из регистров блока 30 на код, записанный в старших г-1 разр дах Рг2. При этом в счетчиках 31 записываютс  коды ( bj), где Ъ; коды , записанные в регистрах 30. Б рассматриваемом примере в счетчики 31 при этом записываетс  код 00. Сигнал У4 обнул ет Сч2. Так как в счетчиках 31 записан О, на выходе блока 15 фиксации нул  по вл етс  логическа  единица (Р4 1). При этом в алгоритме выполн етс  переход от вершины 4 к вершине 7, что соответствует формированию У6 при поступлении следующего импульса сигнала СС. Этот сигнал информирует процессор о том, что на выходе См2 находитс  адрес Л1 (первого операнда , на выходах См1 - адрес А2 второго операнда и на выходах СхСд адрес A3 тригонометрического коэффи-. циента). В рассматриваемом примере в этом случае AI 000, А2 001 и A3 000. Так как в Сч2 и записан О, а на инверсных выходах всех разр дов Сч2, кроме младшего, находитс  код 11, на выходе блока 11 срзвнени  находит с  логический нуль (РЗ О). Поэтому в алгоритме выполн етс  переход от вершины 8 к вершине 9. Так как сигнал У2 при этом не вырабатываетс  сигнал У4 добавл ет к содержимому Сч2 единицу. После этого по сигналу У6 на выходах См1, См2 и СхСд считываютс  адреса А1 010, и А3 000. В следующем цикле считываютс  коды 100, 101, 000 и наконец, коды 110, 111 и 000. При этом на выходе блока II сравнени  по вл етс  логическа  единица, так как с Сч2 записан код 11. Поскольку на выходе блока 10 сравнени  также установлена ло гическа  елиница (Р2 1) вьтолн ет с  переход к вершине 10 блок-схемы алгоритма. Формируемый при этом сигнал У5 сдвигает содержимое Рг1 и Рг2 влево на один разр д. В младший разр д Рг1 записываетс  логический нуль а Рг2 - логическа  единица. Так как в Рг1 записан не нуль, сигнал Поэтому вьтолн етс  переход к вершине 3 алгоритма. Производитс  нова  запись кодов в счетчики 31. В рассматриваемом примере записываетс  код О. При этом на выходе блока I5 фиксации нул  по вл етс  логический нуль (Р4 о). Так как на выходе блока 10 сравнени  тоже нуль () формируетс  сигнал УЗ, которьп добав л ет 1 к содержимому Сч1 и вычитает 1 из содержимого счетчиков ЗГ. В результате счетчики 31 обнул ютс  и по вл етс  сигнал Р4 - 1. Поэтому выполн етс  переход к вершине 7 алгоритма и считываетс  адрес А1 001, А2 011 и A3 010. В следую щем цикле содержимое Сч2 увеличиваетс  на единицу и считьгааютс  адреса .А1 « 101, А2 1 П и A3 010. Затем проходит очередной сдвиг кодов в Рг1 и Рг2 и нова  запись в счетчик 31. На этот раз в них записываетс  код I1. Так как происходит обращение к вершине 6 алгоритма . После трех обращений счетчик 31 обнул етс , а в Сч1 по вл етс  код 11. При по влении следующего импульса сигнала СС БУ формирует У6, и с выходов СМ1, См2,-СхСд считьюаютс  коды 101, 111, 011. Затем происходит очередной сдвиг кодов в Рг1 и Рг2. Так как Рг1 при этом обнул етс , БУ по сигналу Р4 с выхода эле мента И 7 прекращает работу устрой83 6 ства дл  формировани  адресов процессора усеченного БПФ. Формула изобретени  Устройство дл  формировани  адресов процессора усеченного быстрого преобразовани  Фурье, содержащее первый регистр сдвига, первый и второй счетчики, блок управлени , первый выход которого подключен к установочным входам первого и второго счетчиков , счетные входы которых подключены соответственно к второму и третьему выходам блока управлени , четвертый и п тый выходы которого подключены соответственно к тактовому входу и входу управлени  направлением сдвига первого регистра сдвига, отличающеес  тем, что, с целью повьппени  быстродействи , в него введены первый и второй сумматоры, второй регистр сдвига, первьй и второй сдвигатели, элемент И, первый и второй блоки сравнени , блок счетчиков , первый и второй блоки элементов И, элемент ИЛИ и блок регистров, i-й выход(,г, г- разр дность которого подключен к i-му входу первого блока элементов И, i-й выход которого подключен к i-му, информационному входу блока счетчиков, i-й информационный выход которого подключен к i-му входу второго блока элементов И, i-й выход которого подключен к i-му входу элемента ИЛИ, выход которого подключен к первому входу блока управлени  , первый, второй , четвертый и п тый выходы которого подключены соответственно к установочному и счетному входам блока счетчиков и тактовому и установочному входам второго регистра сдвига, j-й {j 2,г) разр д пр мого выхода которого подключен к (j+r-l)-My входу первого блока элементов И и (J-1)-му входу первого блока сравнени , выход которого подключен к второму входу блока управлени , третий вход которого подключен к выходу второго блока сравнени  (J-1)-й вход которого подключен к разр ду инверсного выхода второго регистра сдвига, i-й разр д пр мого выхода первого регистра сдвига подключен к i-му входу первого сум матора, i-му входу управлени  сдвигом первого сдвигател , i-й выход

которого подключен к i-му входу второго сумматора, i-й выход которого  вл етс  i-M адресным выходом первого операнда устройства и подключен к (1+г)-му входу первого сумматора , i-й выход которого  вл етс  i-M адресным выходом второго операнда устройства, выходом адреса коэффициента которого  вл етс  1-й выход второго сдвигател  (j-l)ft вход управлени  сдвигом которого подключен к (j-l)-My разр ду пр мого выхода первого регистра сдвига, i-й разр д инверсного выхода которого подключен к i-му входу элемента И, выход которого подключен к четвертому входу блока управлени , (J-l)-й разр д выхода первого счетчика подключен к (j+r-2)-My входу первого блока сравнени , (j-l)-My информационному входу второго сдвигател  и (j+r-l)-My входу второго сумматора , (j-l)-й разр д выхода второго счетчика подключен к (j+r-2)-My входу второго блока сравнени  и (j-l)му информационному входу первого сдвигател  шестой выход блока управлени   вл етс  выходом синхронизации устройства, блок управлени  содержит дес ть элементов ИЛИ, шесть элементов НЕ, шестнадцать элементов И, три RS-триггера, дешифратор и генератор тактовых импульсов, выход которого подключен к первым входам элементов И с первого по шестой, к входу первого элемента НЕ, выход которого подключен к входам синхронизации первого, второго и третьего RS-триггеров, выходы которых подключены Соответственно к первому, второму и третьему входам дешифратора, первый и второй выходы которого подключены соответственно к первому и второму входам первого элемента ИЛИ, выход которого подключен к первым входам второго и третьего элементов ИЛИ, выходы которых подключены соответственно к R-входу первого RS-триггера и первому входу седьмого элемента И, выход которого подключен к Sвходу второго RS-триггера, третий вь1ход дешифратора подключен к второму входу первого элемента И,первому входу четвертого элемента ИЛИ и первому входу п того элемента ИЛИ, выход которого подключен к В-входу первого RS-т.риггера, четвертый выход дешифратора подключен к второму входу элемента И, первым входам шестого и седьмого элементов ИЛИ, первым входом восьмого и дес того элементов И выходы которых подключены -сооткетственно к В-входу третьего RS-трнггера , второму входу второго элемента ИЛИ и первому входу восьмого элемента ИЛИ, выход которого подключен

к первому входу дев того элемента ИЛИ, выход которого подключен к Rвходу второго RB-триггера, п тый выход дешифратора подключен к второму входу третьего элемента И и первым входам одиннадцатого, двенадцатого и тринадцатого элементов И, выходы которых подключены соответственно к второму и третьему входам восьмого элемента ИЛИ и второму входу п того элемента ИЛИ, шестой выход дешифратора подключен к второму вхо- ду седьмого элемента ИЛИ и первым входам четырнадцатого и п тнадцатого элементов И, выхода которых подключены соответственно к. третьему входу второго элемента ИЛИ и четвертому входу восьмого элемента ИЛИ, седьмой выход дешифратора подключен к второму входу четвертого элемента ИЛИ, первому входу дес того элемента ИЛИ и первому входу шестнадцатого элемента И, выход которого подключен к второму входу третьего элемента ИЛИ, третий вход которого объединен с вторым входом шестого элемента ИЛИ и подключен к восьмому выходу дешифратора , вторые входы седьмого и восьмого элементов И объединены и подключены к выходу второго элемента НЕ, вход которого объединен с вторыми входами дев того и дес того элементов ИЛИ и подключен к выходу третьего элемента НЕ, вход которого  вл етс  входом задани  логической едини15з1 устройства, выходы первого, второго и третьего элементов И  вл ютс  соответственно п тым, первым и шестым выходами блока, четвертым, третьим и вторым выходами которого  вл ютс  выходы соответственно четвертого , п того и шестого элементов И, вторые входы которых подключены к выходам соответственно четвертого., шестого и седьмого элементов ИЛИ, второй вход шестнадцатого элемента И подключен к выходу четвертого элемента НЕ, вход которого  вл етс  четвертым входом блока, второй вход которого подключен к вторым входам

одиннадцатого и п тнадцатого элементов И, второй вход двенадцатого элемента И подключен к выходу п того элемента НЕ, вход которого объединен с вторым входом тринадцатого элемента И и  вл етс  третьим входом блока , первый вход которого подключен к вторым входам дев того и четырнадцатого элементов И и входу шестого элемента НЕ, выход которого подключен к второму входу дес того и третьему входу п тнадцатого элементов И.

7 1 б

Фмг. 7