ю Изобретение относитс к вычислительной технике и предназначено дл обмена информацией между ЭВМ, имеющей общую магистраль с совмещенными шинами Адресные, и периферийным устройством. Целью изобретени вл етс повышение достоверности обмена информацией , На фйг.1 и представлена структурна схема устройства; на фиг.2-6 функциональные схемы селектора адре са, схемы сравнени селектора адреса , блока дешифрации управл ющих си налов, блока контрол по паритету, и блока ввода-вывода. Устройство содержит центральный процессор 1, интерфейсное устройство 2, блок 3 ввода-вывода, периферийное устройство 4, шины 5 общей информационной магистрали, магистральный приемник 6 адреса 1 данных, узел 7 магистральных приемников сиг налов управлени , селектор 8 адреса блок 9 дешифрации управл ющих сигналов , магистральный передатчик 0 квитанции, блок 11 контрол по пари тету и магистральный передатчик 12 данных. Селектор 8 адреса содержит (фиг.2) группу схем 13 сравнени , элемент И 14, элемент 15 задержки и элемент 16 сложени по модулю два Каждый элемент 13 сравнени состоит из элементов И 17 и 18, элементов ИЛИ 19 и 20 (фиг.З). Блок 9 дешифрации управл ющих си . налов содержит (фиг.4) элемент НЕ 21, триггер 22, элементы И 23-25, элементы 26-28 задержки и элемент И ИЛИ 29. Блок 11 контрол по паритету со стоит из узла 30 формировани контрольных разр дов, группы схем 31 сравнени и элемента И 32 (фиг.5). Блок 3 ввода-вьгоода содержит (фиг.6) магистральный приемник 33, узел 34 формировани контрольных р р дов, мультиплексор 35, буферный регистр 36, коммутатор 37 данных, элемент 38 задержки, второй и перв элементы ИЛИ 39 и 40, узел 41 элем тов И. МагистрсШьные приемники 6 и 33, магистральные приемники узла 7 и м гистральные передатчики 10 и 12 об разуют ёлок магистральных усилителей . На чертежах обозначены также линии 42-58 внутренних шин св зей межу элементами и устройства и линии 59 и 60 входов сигналов чтени и записи устройства и шина 61 информационного входа-выхода устройства. Шина 5 общей информационной магистрали организована согласно требовани м к совместной магистрали адреса данных, в которой сигналы управлени имеют следующие обозначени : квитанци выставленного процессором адреса устройства или чейки пам ти (лини 42)-ОБМ (Обмен), запрос на чтение данных (лини 43) - ДЧТ (Данные читать ), квитанци записьшаемых данных (лини 44) - ДЗП - (Данные записать), квитанци вводимых в процессор данных ипи сигнал о завершении операции записи от адресованного устройства (лини 45) - ОТВ (Ответ). Устройство работает следующим образом . Процессор 1, установив на шинах 5 общей информационной магистрали код адреса, активизирует линию 42 сигнала ОБМ. Передний фронт сигнала ОБМ, поступившего через узел 7 на вход селектора 8, преобразуетс с помощью элемента 15 задержки и элемента 16 в импульс, по которому происходит сравнение кода адреса шин 5, поступившего через магистральньм приемник 6, и кода адреса устройства ввода-вывода 3, прошитого на первом входе селектора адреса 8. Поразр дное сравнение происходит на схемах 13 сравнени , при этом в каждом из них активизируетс цепочка: элемент И 17 элемент ИЛИ 20 - эЛемент И 18 (при двух логических l на первых двух входах схемы сравнени ) или цепочка: элемент ИЛИ-НЕ 19 - элемент ИЛИ 20 элемент И 18 (при логических О), При совпадении всех разр дов активи зируетс выход элемента И 14, т.е. выход селектора 8,. Этот, сигнал взводит триггер 22, что означает выбор . данного блока 3. При несовпадении адресов устройство остаетс в исходном состо нии. Дальнейшее функционирование устройства при совпадении адресов разбиваетс на два режима: записи (вывод данных из процессора 1 в блок 3) и чтени (ввод данных в процессор 1 из блока 3). В режиме записи процессор 1 устанавливает в линии 44 сигнал ДЗП, который через узел 7 активизирует эле мент И 24. Последний вырабатывает сигнал записи, который запускает . узел 34; Согласно протоколу интерфей са сигнал ДЗП сопровождает установленные на шинах 5 записываемые данные . Таким образом, через магистраль ный приемник 33 записываема информаци поступает на узел 34 и мультиплексор 35. Сигнал записи, задержанный элементом задержки 38 на врем , необходимое дл работы узла 34,. переключает мультиплексор 35 и через элемент ИЛИ 39 открывает дл записи буферньш регистр 36. Таким образом, в буферный регистр 36 будет записано сШИН 5 слово данных с контрольными битами, сформированными узлом 34. Сигнал ДЗП с выхода элемента И 24 , задержанный элементом задержки 28 на врем , необходимое блоку 3 дл записи в буферный регистр 36, через элемент ИЛИ 29 и магистральный передатчик 10 выдаетс на линию 45 сигна ла ОТВ и поступает в процессор 1, ин формиру егооб окончании операции. Процессор 1 снимает сигнал ОБМ, элемент НЕ 21 вырабатьгоает сигнал, сбра сывающий триггер 22, чем обеспечиваетс приведение устройства в исходное состо ние. В режиме чтени процессор 1 уста; навливает в линию 43 сигнал ДЧТ, которьй через узел 7 активизирует элемент И 23. Последний вырабатьшает сигнал чтени , который переключает коммутатор 37 и через элемент ИЛИ 40 открывает буферный регистр 36 по чтению. Данные из буферного регистра 36 через коммутатор 37 поступают на входы узла 11 и магистрального передатчика 12. . Сигнал с выхода элемента И 23, задержанный элементом 26 задержки на врем , необходимое блоку 3 дл выдачи данных из буферного регистра 36, запускает узел 30 дл обработки запрошенных процессором 1 данных. Сфор мированные узлом 30 контрольные разр ды сравниваютс на схеме 31 сравнени с контрольными кодами, считанными совместно со словом данных из буферного регистра 36. В случае совпадени на элементе И 32 формирует с сигнал, поступающий на вход элемента И 25. На другой вход элемента И 25 подаетс сигнал с вьпсода элемен та 26 задержки, задержанный элементом 27 задержки на врем , необходимое дл работы блока I1. При отсутствии ошибки в запрошенных процессором I данных на выходе элемента И 25 возникает активный сигнал, который через элемент ИЛИ 29, магистральный передатчик 10 и линию 45 сигнала ОТВ поступает в процессор 1. Кроме того, сигнал с выхода элемента ОТВ поступает в процессор I. Кроме того, сигнал с выхода элемента И 25 поступает на вход магистрального передатчика 12, открыва его тем самым дл выдачи запрошенных данных на шины 5. Таким образом, процессор I получает сигнал ОТВ как квитанцию вводимых данных, установленных на шинах 5 общей магистрали . Считав данные, процессор 1 завершает режим аналогично режиму записи. В случае несравнени контрольных разр дов выход блока 11 остаетс в пассивном состо нии, вследствие чего не открываетс элемент И 25, т.е. процессор 1 не получает сигнала ОТВ получает от блока 3. По истечении заданного временного интервала, например 10 мкс, центральный процессор 1 снимает сигнал ОБМ и переходит на стандартную процедуру обработки внутреннего прерьшани , соответствующего состо нию ошибки в процедуре чтени данных. Буферный регистр 36 блока 3 доступен дл периферийного устройства 4 записи и считыванию в моменты отсутстви обращени к нему со стороны центрального процессора I. Сигнал чтени , формируемьй на выходе периферийного устройства 4, через элемент ИЛИ 40 открывает буферньш регистр 36 по . чтению, кроме того, этот сигнал открывает узел 41, так что данные из буферного регистра 36 через коммутатор 37 и узел 41 поступают в периферийное устройство 4. Сигнал записи, формируемый на выходе периферийного устройства 4, через элемент ИЛИ 39 открывает буферный регистр 36 по записи, данные из периферийного устройства 4 через мультиплексор 35 поступают в буферный регистр 36. Формула изобретени Устройство дл обмена информацией, содержащее блок магистральных усилителей , первый и второй информационные входы и первый информационный выход, группа управл ющих входов и выход сигнала квитанции которого вл ютс соответственно адресным и информационным входами и информационным выходом, группой управл ющих вхо дов и выходим сигнала квитанции устройства , блок дешифрации управл ющих сигналов, коммутатор данных и селектор адреса, информационный вход кото 1 Оу с1Дрсис1, iimijJUpMcliJ.iaunnioui I рого подключен к второму информацион ному выходу блока магистральных усилителей , а управл ющий вход - к груп пе управл ющих выходов блока магистральных усилителей н к группе информадионных входов блока дешифрации управл ющих сигналов, разрешающий . вход которого соединен с выходом селектора адреса, а первый и второй выходы - соответственно с входом сигнала квитанции и входом разрешени выдачи данных блока магистральных усилителей, третьим информационным входом подключенного к первому выходу коммутатора данных, отличающеес тем, что, с целью повьшени достоверности обмена данных , в него введень мультиплексор. узел элементов И, буферный регистр узел формировани контрольных разр дов , блок контрол по паритету, два элемента ИЛИ и элемент задержки причем первый выход коммутатора данных соединен с информационным входом блока контрол по паритету, синхрони зирующий вход и выход которого подключены соответственно к информационному выходу и третьему входу блока дешифрации управл ющих сигналов, четвертый выход которого соединен с управл ющим входом коммутатора данных и первым входом первого элемента ИЛИ, а п тый выход - с разрешающим входом узла формировани контрольных разр дов и через элемент задерж ,ки - с управл ющим входом мульти |плексора и первым входом второго элемента ИЛИ информационный вход узла формировани контрольных разр дов соединен с третьим информационным выходом блока магистральных усипителей , первый информационньш вход мультиплексора подключен к третьему информационному выходу блока магистральных усилителей и выходу узла формировани контрольньтх разр дов, второй информационный вход мультиплексора и выход узла элементов И об ,разуют информационный вход-выход устройства , выход мультиплексора соеди-, нен с информационным входом буферного регистра, выход и входы разрешени записи и чтени которого подключены соответственно к информационному входу коммутатора данных и выхо- дам второго и первого элементов ИЛИ, вторые входы которых вл ютс соответственно входами сигнала записи и чтени устройства, информационный и управл ющий входы узла элементов И соединены соответственно с вторым выходом коммутатора данных и входом сигнала чтени устройства.
51 58 46
.2
sasas ss
Фиг,. 5
6J