SU1221710A2 - Импульсный частотно-фазовый детектор - Google Patents

Abstract

Изобретение относитс  к радиотехнике и  вл етс  дополнительным к авт. св. № 1124424. Цель изобрете-:.; ни  - увеличение быстродействи . Сигнал частоты о постзшает на С-вход D-триггера (ДТ) 1, ;на R-вход ДТ 2 и на блок задержки (fis) 5, Сигнал частоты F поступает на С-вход ДТ 2, R-вход ДТ 1 и на БЗ 6. БЗ 5 и 6 обес- 1печивают врем  задержки , равное длительности входного импульса. Когда FO F , фронтом импульса частоты FO ДТ 1 устанавливаетс  в единичное состо ние. ДТ 3 устанавливаетс  в

Description

единичное состо ние инвертированным импульсом частоты F с БЗ 5, поступающим на его С-вход, и самоблокируетс . С выхода ДТ I импульсы длительностью , пропорциональной разнос ти фаз импульсов частот „ к Tj , через элемент ИЛИ 7 поступают на ин- тегратор 9, на D-вход ДТ 3 и на R-вход ДТ 4. Выходное напр жение ин тегратора 9 нарастает со скоростью, определ емой его посто нной времени Когда ДТ 3 находитс  в единичном состо нии, напр жение с его инверсного выхода через элемент И-НЕ 10 поступает на управл ющий вход интег ратора 9. В результате полоса пропускани  интегратора 9 увеличиваетс  и его выходное напр жение нарас1

Изобретение относитс  радиотехнике , может использоватьс  в быстродействующих схемах фазовой автоподстройки частоты с малым уровнем частот , кратных частоте сравнени  в вы- ходнрм сигнале, и  вл етс  усовершенствованием изобретени  по авт. ев: СССР № 1124424.

Цель изобретени  - увеличение быстродействи .

На фиг. 1 приведена структурна  электрическа  схема предложенного импульсного частотно-фазового детектора; на фиг. 2 - диаграммы, по сн ющие его работу.

Импульсный частотно-фазовый детектор Содержит первый, второй, третий и четвертый D-триггеры 1-4, первый и второй блоки 5 и 6 задержки , первый и второй элементы ИЛИ 7 и 8, интегратор 9, элемент Й-НЕ 10.

Импульсный частотно-фазовый детектор работает слздуквдим образом.

С источника 11 входного сигнала поступает, например, частота F (фиг. 2а), а с источника 12 - частота F (фиг. 25).

В исходном состо нии на выходах D-триггеров 1 - 4 и выходах элементов ИЛИ 7 и 8 присутствует напр жение логического О. Пусть частота FO F , Когда разность фаз между FQ и FJ станет больше 1, Y

21710

тает с большей скоростью, В момент, когда опережают по фазе импульсы частоты FI , первый же импульс часто ты F, поступа  с ДТ 2 на R-вход ДТ 3, устанавливает его в нулевое состо ние. Импульсы, длительность которых определ етс  разностью фаз импульсов частот F и F,, , с ДТ 2 через злемент ИЖ 8 поступают на интегратор 9, разр жа  его, и на В-вхоД| ДТ 4. При поступлении на С-вход ДТ импульса частоты F с БЗ 6, еди- ничный уровень с его выхода через злемент И-НЕ 10 поступает на управл ющий вход интегратора 9, уменьша  его посто нную времени. В результате скорость изменени  напр жени  становитс  больше. 1 з.п. ф-лы, 2 ил.

где L- дрем  задержки в блоке 5 задержки, например, при произвольном использовании в качестве блока задержки элемента И-НЕ 10 t LO ,

где tg- длительность входного импульса; TO -«период следовани  импульсов опорной частоты, to фронтом импульса частоты F D-TpHrrep 1 переключаетс  в единичное состо ние

(фиг. 2 б) в момент времени t , а в момент tj фронтом инвертированного импульса частоты F блока 5 в единичное состо ние переключаетс  D-триггер.З (фиг. 2г),который само5 блокируетс  в этом состо нии, поскольку напр жение логического О с инверсного выхода D-триггера 3 запрещает прохождение импульсов частоты FO на синхровход D-триггера

0 3. Таким образом, в интервале времени to - t, и t J - t.

на выходе D-триггера 1 (фиг. 2в) имеютс  импульсы с длительностью, пропорциональной разности фаз входных частот 5 FO и F,, в результате на выходе интегратора 9 в интервале t - Ц происходит нарастание выходного напр жени  со скоростью, определ емой посто нной времени интегратора 9 в этом интервале времени (фиг. 2а).

В интервале t - t, на выходе элемента ИЛИ 7 логический О - интегратор 9 находитс  в режиме хранени .

В момент t D-триггер 1 переключаетс  в единичное состо ние (фиг.2в), на выходе элемента ИЛИ 7 также по вл етс  уровень логической 1, при этом напр жение на выходе интегратора 9 начинает нарастать с той же скоростью , что и в интервале t - t В момент t,, разность фаз

-( .

между импульсами частот FO и F становитс  больше Т и фронтом инвертированного импульса частоты F, блока 5 D-тригер 3 переключаетс  в единичное сос ;то ние (фиг. 2г). Одновременно на выходе элемента И-НЕ 10 также по вл етс  уровень логической 1, под воздействием которого полоса пропускани  интегратора 9 увеличиваетс  и напр жение на выходе интегратора 9 нарастает с большей скоростью. В момент времени t начинают опережать по фазе импульсы частоты Р . Таким образом, первый же опережающий импульс частоты F сбрасьюает по R-входу D-триггер 3 в нулевое состо ние в момент t (фиг. 2 г).

Таким образом D-триггер 2 переключаетс  в единичное состо ние (фиг. 2е), а интегратор 9 начинает разр жатьс  с той же скоростью, что и в интервалы to - t, и t - tg , поскольку в момент t на выходе элемента И-НЕ 10 логический О и полоса пропускани  интегратора 9 меньше В MOMe HTtg фронтом импульса часто- D-триггер 2 сбрасываетс  в

t5 на t

ты 1

нулевое состо ние. В интервале t - режим хранени  напр жени  интеграторе 9. В момент времени D-триггер 2 снова переключаетс  в единичное состо ние, а в момент t единичное состо ние с входа D-триг- гера 4 переписываетс  на его выход фронтом инвентированного импульса частоты F, (фиг. 2ж), поскольку разность фаз между импульсами частот F. и F стала больше I . При этом на

выходе элемента И-НЕ 10 также по вл етс  напр жение логической 1, под воздействием которой посто нна  времени интегратора 9 уменьшаетс , а скорость изменени  напр жени  становитс  больше, чем на интервалах

t g - t и tg - tg .

Таким образом, за счет самоблокировки D-триггеров 3 или 4, в зависимости от знака частотной расстройки , в импульсном частотно-фазовом детекторе отсутств.уют паузы при разности фаз и V ( i- 2ТГ) в частотном режиме и за счет коммутаций посто нной BpeMeHji интегратора 9 получают более высокую скорость нарастани  выходного напр жени , что позвол ет сократить врем  достижени  режима синхронизации, т.е. увеличить быстродействие .

Claims (2)

1. Формула изобретени 

   Г. Импульсный частотно-фазовый детектор по авт. св. № 1124424, о т- личающийс  тем, что, с целью увеличени  быстродействи , введен элемент И-НЕ, первый вход которого соединен с инверсным выходом третьего D-триггера, а второй вход соединен с инверсным выходом четвертого D-триггера, выход элемента И-НЕ подключен к управл ющему входу интегратора, инверсный выход третьего D-триггера подключен к второму входу первого блока задержки, а инверсный выход четвертого D-триггера подключен к второму входу второго блока задержки, пр мой выход перво го D-триггера соединен, с R-входом четвертого D-триггера, а пр мой выход второго D-триггера соединен с R-входом третьего D-триггера.
2. 2. Детектор по п.1, отличающийс  тем, что блок задержки выполнен на элементе И-НЕ.