SU1211676A1 - Устройство контрол характеристик электрических сигналов - Google Patents

Abstract

Изобретение может быть использовано дл  измерени  характеристик электрических сигналов в автоматике , вычислительной технике, приборостроении . Цель изобретени  - повышение достоверности контрол  характеристик . Устройство содержит блок I формировани  эталонных сигналов вычислительный и управл ющий блок 2, (Л

Description

ключ 3, делитель 4 входного сигнала , блоки 5-7 компараторов, мультиплексоры 8 и 9, триггеры 10,11,16- 27, ключи 28-30, линии 31-33 задерж- - ки, преобразователи 34-36 врем - амплитуда, счетчики 37 и 38 и преобразователь 39 амплитуда-код. Делитель 4 входного сигнала представл ет собой резистивно-емкостную цепочку и служит дл  нормализадии измер емого сигнала к амплитуде,

.обеспечивающей нормальный режим работы блоков 5-7 компараторов. Он

Изобретение относитс  к электроизмерительной технике и может быть использовано дл  измерени  характеристик элек трических сиг- налов в автоматике, вы шслительной технике, приборостроении.

Цель изобретени  - повьшение достоверности контрол  характеристик электрических сигналов за счет исключени  неоднозначности счета импульсов счетчиками грубого измерени  сигнала.

На фиг.1 изображена блок-схема устройства контрол  характеристик электрических сигналов; на фиг,2 - блок-схема вычислительного и управл ющего блока; на фиг,3 - временные диаграммы работы устройства.

Устройство контрол  характерис- тик электрических сигналов содержит блок t формировани  эталонных сигналов, вычислительный и управл ющий блок 2, ключ 3, делитель 4 входного сигнала, блоки 5-7 компа- раторов,мультиплексоры 8 и 9, триггеры 10 и 11, генератор 12 тактовых импульсов, каналы 13-15 преобразовани , каждый из которых содержит соо ветственно триггеры 16 (17,18), 19 (20,21), 22 (23, 24), 25 (26,27) ключ 28 (29,30), линию 31 (32,33) з держки и преобразователь 34 (35,36) врем -амплитуда, счетчики 37 и 38, преобразователь 39 амплитуда-код.

Выходы преобразователей 34, 35 и 36 врем -амплитуда каждого канала преобразовани  соединены соответ

1676

обеспечивает деление входного сигнала в соотношени х 1:1, 1:10, 1: 100. Блок 1 формировани  эталонных сигналов служит ДД1Я задани  эталонных сигналов на вход измерительной части устройства, В каждый канал 1315преобразовани  введены линии 31 (32, ЗЗ) задержки и триггеры

16(17, 18), 19 (20,21), 22 (23,24) и 25 (26,27). В описании приведены блок-схема вычислительного и управл ющего блока и временные диаграммы работы устройства. 3 ил.

ственно с первым, вторым и третьим входами преобразовател  39 амплитуда-код , выход которого соединен с первым входом вычислительного и управл ющего блока 2, первый выход которого соединен соответственно с первыми входами первого 5, второго 6 и третьего 7 блоков компараторов , выход первого. 5 блока компараторов соединен с первыми входами первого 8 и второго 9 мультиплексоров , выход второго блока 6 компараторов - с вторыми входами первого 8 и второго 9 мультиплексоров, выход третьего блока 7 компараторов - с первым входом первого триггера 10, второй вход которого соединен с вторым выходом вычислительного и управл ющего блока 2, третий выход которого соединен с третьим входом первого триггера 10, а четвертый, выход - с третьими входами первого 8 и второго 9 мультиплексоров , выход первого мультиплексора 8 соединен с первьм входом второго триггера 11, второй вход которого соединен с выходом второго мультиплексора 9, с вторым входом вычислительного и управл ющего блока 2, третий вход второго триггера I1 соединен с выходом первого триггера 10, третий и четвертый входы вычислительного и управл ющего блока 2 соединены соответственно с выходами первого 37 и второго 38 счетчиков, п тьй выход вычислительного и управл ющего блока 2 соеди3

нен с первыми входами третьих триггеров 16, 17 и 18 каждого канала преобразовани , четвертый выход вычислительного и управл ющего блока соединен с первыми входами первого ключа 3, делител  4 входных сигналов и блока 1 формировани  эталонных сигналов, выход которого соединен с вторым входом первого ключа 3 выход которого соединен с вторым входом делител  4 входного сигнала , выход которого соединен с вторыми входами первого 5, второго 6 и третьего 7 блоков компараторов, третий вход первого ключа 3 соединен с клеммой входного сигнала, выход второго триггера 11 соединен с вторым входом третьего триггера 16 первого канала 13 преобразовани  и с шестым входом вычислительного и управл к дего блока 2, выход второго мультиплексора 9 соединен с третьим входом третьего триггера 16 первого канала 13 преобразовани , вторым входом третьего триггера 17 второго канала 14 и вторым входом третьего триггера 18 третьег канала 15 преобразовани , выход первого триггера 10 соединен с п тым входом вычислительного и управл ющего блока 2.

Вычислительный и управл ющий блок 2 состоит из запоминаидего блока 40, буферного регистра 41 выдачи информации, буферного регистра 42 цифроанашогового преобразовател , цифроаналогового преобразовател  43, буферного регистра 44 вьща чи информации, регистра 45 команд и шин 46 передачи уровней напр жений с выхода цифроаналогового пре- образовател .

Блок 1 формировани  зталонньпс сигналов служит дл  задани  эталон- ных сигналов на вход измерительной части устройства с целью провер- ки его работоспособности и точности измерений. В качестве блока 1 фомировани  эталонных сигналов может быть использован серийно выпускаемый прибор Г5-55, который обеспечивает задание на вход системы сигналов в диапазоне от 10 не до 0,5 си амплитудой + 10 В.

Вычислительный и управл ющий блок 2 служит дл  задани  программируемых уровней напр жений на входы блоков 5,6 и 7 компараторов; за1676

Дани  кодов на входы мультиплексоров 8 и 9; вьщачи сигналов разрешени  измерени  на вход триггера 10; выдачи по команде Конец измере5 ни  (на вход триггера 10) сигнала Сброс разрешени  измерени  ; приема измерительной информации и ее хранение; вычислени  характеристик сигналов .

0 В качестве вычислительного и управд к цего блока 2 использована вычислительна  машина СМ 1800.

Ключ 3 служит дл  коммутации (подключени ) исследуемых или эта5 лонных сигналов на вход делител  4 входного сигнала. Ключ 3 реализован на электромеханических реле (тип реле РЭС-64).

Q Делитель 4 входного сигнала служит дл  нормализации измер емого сигнала к амплитуде, обеспечивающей нормальный режим работы блоков 5,6 и 7 компараторов. Он обеспечивает деле- 5 ние входного сигнала в соотношени х 1:1, 1:10, 1: 100. Делитель 4 входного сигнала представл ет собой резистивно емкостную цепочку.

Блоки 5, 6 и 7 компараторов слу-. жат дл  сравнени  измер емого сигнала с уровнем напр жени , задаваемого от вычислительного и управл ющего блока 2. В Качестве компараторов в данном устройстве примен етс  микросхема КР597СА1 (бКО.348.

5 610 ТУ).

Триггер 10 служит дп  формировани  импульса Начало измерени , триггер 11 - дл  формировани  первого измерительного интервала,

0 Триггер 16 (17,18), ключ 28 (29,. ЗО) (логические элементы И), лини  31 (32, 33).задержки, преобразователь 34 (35,36) врем -амплитуда соответственно каждого из трех каналов пре5 образовани , а также счетчики 37 и 38 и преобразователь 39 амплитуда-код служат дл  формировани  второго измерительного интервала; контрол  первого и второго измерительных интер0 валов; пр1едставлени  результатов

контрол  в виде кодов координат точек формы контролируемого сигнала; фиксировани  на счетчиках 37 и 38 и преобразователе 39 амплитуда-код

5 результатов контрол .

Устройство контрол  характеристик электрических сигналов работает следующим образом.

Пусть в качестве входного сигнала служит исследуемый сигнал, поступающий на входную клемму устройства , или эталонный сигнал с выхода блока 1 формировани  эталонных иг- налов. Тогда по команде вычислительного и управл ющего блока 2 в его буферный регистр 41 выдачи информации , а также в буферный регистр 42 цифроаналогового преобразовател  записываютс  следующие управл ющие коды: код управлени  ключом 3; код управлени  делителем 4 входного сигнала; код формировани  уровней напр жений; код задани  режимов измерени  на входы мультиплексоров

и 9. 1

Измер емый сигнал через ключ 3 и делитель 4 входного сигнала поступает на первые входы компараторов блоков 5,. 6 и 7, на вторые входы которых поступают опорные уровни напр жений по пшне 46 от цифроана- логового преобразовател  43 вычислительного и управл ющего блока 2, При этом, если амплитуда сигнала на первых входах компараторов превышает опорные уровни 1апр же- ний на вторых входах компараторов блоков 5, 6 и 7, то с их вьзходов через мультиплексоры 8 и 9 и триггер 1 импульсы поступают на входы первого и второго разр дов буферного регистра 44 приема информации вычислительного и управл ющего блока 2. Единичные состо ни  первого и второго триггеров буферного регистра приема информащш  вл ютс  признаком на изменение коэффициента делени  делител  4 входного сигнала. Вычислительный и управл ющий блок 2 по команде регистра 45 команд с выхода запог.шнающего блока 40 измен ет код управлени  делител  4 входного сигнала и передает его через буферные регистры 41 вьщачи информации. Таким образом измерительный сигнал формируют по амплитуде, обеспечивающей необходимый режим рабоим блоков 5,6 и 7 компараторов. После этого с выхода цифроаналогового преобразо- вател  43 вычислительного и управл ющего блока 2 задают уровень напр жени  (фиг.За,l) на второй вход компаратора блока 5 на врем  измерительных тактов, уровень напр жени  (фиг.За, 2) на второй вход компараторов блока 6 на врем  Pj-го измерительного такта, а уро- 5 вень напр жени  (фиг.За, З) на второй вход компаратора блока 7 на врем  Р измерительных тактов.

Тогда сигналы (фиг.Зб, в) с выходов компараторов блоков 5 и 6 по10 ступают на входы мультиплексоров 8 и и 9, а сигналы с выхода компаратора блока 7 (фиг.Зг) поступают на вход триггера 0. На второй вход триггера 10 поступает сигнал

5 (фиг.3д разрешени  измерени  от первого разр да буферного регистра 41 вьщачи информации вычислительного и управл ющего блока 2. Триггер 0 устанавливаетс  в состо ние 1

0 (фиг.Зе). Это соответствует переднему фронту импульса Начало измерени  . С выхода триггера 10 импульс Начало измерени  поступает на вход триггера 11 и в третий

5 разр д буферного регистра 4 приема информации вычислительного и

управл ющего блока 2. I

Пусть на входы мультиплексоров Q 8 и 9 задан режим, заключающийс  в определении координат точек формы контролируемого сигнала. Это обеспечивает прохождение сигнала с выхода блока 5 компараторов через мультиплексор 8 на вход установки в состо ние 1 триггера 1I (фиг.Зж) и прохождение сигнала с выхода блока 6 компараторов через мультиплексор 8 на вход установки в состо ние О триггера 11 (фмг.Зж). Сформированный на триггере 11 импульс (фиг.Зж)  вл етс  первым измерительным интервалом. Он соответствует времени от начала измерений (координат) до момента времени пересечени  фронта контролируемого сигнала с уровнем напр жени , заданного от вычислительного и управл ющего блока 2 На вторые входы блока 6 компараторов . Второй измерительный интервал соответствует промежутку времени , когда уровень контролируемого сигнала выше уровн , задаваемого на второй вход блока 6 компарато- ров напр жени  (фиг.За). Выделение числа импульсов тактовой частоты генератора 12 тактовых импульсов (фиг,2, U), заполн ющих оба измери5

5

0

тельных интервала (фиг.З, U), а также импульсов At,,ut,utj (фиг.З, Uj, U j, Up, соответствующих моментам от переднего фронта измерительного интервала до переднего фронта первого импульса, заполн ющего этот интервал, реализуетс  каналами 13,14 и 15 преобразовани . Сигналы с выхода триггера 11 и выхода мультиплексора 9 поступают на вход трех каналов преобразовани . Эти сигналы обеспечивают запуск в состо ние Г передним фронтом импульса (фиг.Зб) триггера 16 (фиг.З, U ) канала 13 преобразовани , задним фронтом импульса (фиг.Зв) триггера 17 (фиг.З, и) канала 14 преобразовани  и .передним фронтом импульса (фиг.Зв) триггера 18 (фиг.З, U) канала 15 преобразовани .

Работа каналов 13, 14 и 15 преобразовани  в каждом из режимов измерений аналогична. Поэтому рассмотрим работу, например, канала 13 преобразовани . Передний фронт импульса с выхода триггера 16 (17,18) соответствующий переднему фронту импульса первого измерительного интервала (фиг.Зж), поступает на первый вход триггера 19 (20,21) и второй вход установки в состо ние 1 триггера 22 (23,24). На второй (счетный) вход триггера 19 (20,21) и триггера 25 (26, 27) поступают импульсы тактовой частоты с выхода тактового генератора 12 импульсов. Моменты поступлени  импульсов на певый и второй входы триггера 19 имеют случайный характер. Однако включение триггера 19 в состо ние 1 определ етс  передним фронтом импульсов тактовой частоты при условии наличи  импульса разрешени  на первом его входе с выхода триггера 16, Поэтому при включении триггера 19 в состо ние 1

i-M импульсом тактовой частоты с ,выхода генератора 2 тактовых . импульсов всегда передний фронт импульса с выхода триггера 9 (фиг;3 t j.Uj, Uz) через ключ 28 (29,30) фиг.З, Uj,Uj,U) обеспечит надежное разрешение по первому входу триггера 25,запуск его в состо ние 1 по второму входу i+1-м импульсом тактовой частоты (фиг.З, U4 .U.uJ). Лини  31 (32, 33) задержки

соедин юща  второй выход триггера 25 с его входом установки в нуль, обеспечивает формирование не- с обходимой длительности импульсов с первого выхода триггера 25. Количество этих импульсов определ етс  длительностью импульсов разрешени , поступающих на первый вход триг0 гера 25 (фиг.З, U). Задний фронт этого импульса разрешени  формируетс  с помощью ключа (элемента И) 28 передним фронтом импульса разрешени  с выхода триггера 20 кана5 ла 14 преобразовани  (фиг.З, U, Uj). Задержка распространени  фронта сигнала через триггер 20 канала 14 преобразовани  и ключ 28 канала 13 преобразовани  обеспечива0 ет надежное формирование последнего импульса (фиг.З, U4,U4) с выхода триггера 25. Импульсы с выхода триггера 25 поступают на вход установки в состо ние О триггера 22

5 (23, 24). Сформированные на триггере 22 (23, 24) импульсы t , (utj fit j) (фиг.З, Uj.,U j. , U.j) поступают на вход преобразовател  34 (35, Зб) врем -амплитуда. С выхода триггера

Q 25 импульсы поступают также на вход счетчика 37, на котором формируетс  код Б. Аналогично работают каналы 14 и 15 преобразовани . На счетчике 38 формируетс  код В.

Длительность импульсов At,,utj, it . (фиг.З, и, ,U,j,Uy), формируемых на триггерах 22,23 и 24 соответственно трех каналов 13,14 и 15 преобразовани , равна 1д + At, где 4tj измен етс  от О до t. Амплитуда импульсов на выходе преобразователей 34, 35 и 36 врем -амплитуда (фиг.З, J6iUg,Uj) пропорциональна длительност м At,, ut и ut 3 им пульсов с выхода триггеров соответственно 22, 23 и 24.Напр жени  (амплитуда ) UЬц,bUn, Up, Соответствующие длительност м импульсов it,, . последовательно во времени, с выходов, преобразователей 34, 35 и 36 врем -амплитуда каналов 13, 14 и 15 преобразовани  поступают на входы преобразовател  39 амплитуда- код. Цифровые значени  каждого из этих напр жений с выхода преобразовател  39 амплитуда-код представл ют собой измеренные значени  интервалов д t, , it и it,. Обозначим эти коды соответственно через N,К и

R. Тогда во врем  Р-го.измеритель- но го такта на счетчиках 37 и 38, а также на преобразователе 39 амплитуда-код формируютс  данные о контроле двух измерительных интервалов (фиг.З, ж,з) при заданном прораммируемом уровне. Причем величина первого измерительного интервала равна значению кодов Б+N-К, а величина второго измерительного интервала равна значению кодов В+К- R. Данные о двух измерительных интервалах по командам регистра 45 команд вычислительного и управл ющего блока 2 переписываютс  в его запоминающее устройство . Эти данные представл ют собой координаты двух точек измер емого сигнала от- рюсительно Начала измерений на заданом пороговом уровне.

Дл  получени  всех координат точек контролируемого сигнала необходимо от вычислительного и управл ющего блока 2 в каждом из PJ - X тактов измерени  изменить пороговый уровень на втором входе компаратора блока 6 и вьщать команду на измерение. Данные координат точек, характеризующие форму контролируемого сигнала в системе амплитудно-временных координат содержа необходимую информахщю дл  определени  характеристик электрических сигналов. Пусть требуетс  вычислить длительность фронта контролируемого сигнала. Поскольку длительность фронта импульса измер ют .между уровн ми от О,1 до 0,9 максимального значени  его амплитуды, то нужно вначале по программе, реализующей методику определени  амплитуды по ГОСТ, определить амплитуду (А) сигнала. Данные дц  такого расчета содержатс  в информации формы контролируемого сигнала , записанной в виде координат точек. Затем вычисл ют значени  напр жений, равные 0,9 А и О,1 А. Став т в соответствие эти напр жени  уровн м квантовани  и с их временными интервалами от базовой точки отсчета до переднего фронта импульса (координаты точек формы сигнала) . Вычисл ют разницу значений этих координат. Эта разница  вл етс  длительностью фронта .

Работа устройства в других режимах , например при контроле длительности импульса, фронта или спа- J да, ничем не отличаетс  от описанной . При контроле работоспособности устройства измерени  характеристик электрических сигналов с заданной точностью на входы ком0 параторов блоков 5, 6 и 7 задают сигнал от блока эталонных сигналов. В запоминающем блоке 40 вычислительного и управл ющего блока 2 хран тс  данные о характеристиках эталон5 ных сигналов. Измеренные значени  характеристик эталонных сигналов сравнивают с данными об эталонных сигналах, хран щихс  в вычислительном и управл ющем блоке 2. В случае

0 их несоответстви  регистр 45 команд вычислительного и управл ющего блока 2 дает команду на введение поправки к измерени м.

Claims (1)

1. 5 Формула изобретени 

   Устройство контрол  характеристик электрических сигналов, содержащее генератор тактовых импульсов, пер0 вь1й ключ, первый и второй счетчики , преобразователь амплитуда-код, вычислительный и управл к ций блок, первьй, второй и третий блоки компараторов , первьй и второй мультиплексоры , первый и второй триггеры , три канала преобразовани , каждый из которых содержит второй ключ и преобразователь врем -амплитуда , причем выходы преобразоваQ телей врем -амплитуда каждого канала преобразовани  соединены соответственно с первым, вторым и третьим входами преобразовател  амплитуда-код, выход которого соединен с первым входом вычислительного и управл ющего блока, первый выход которого соединен, соответственно с первыми входами первого , второго и третьего блоков компараторов, выход первого блока компараторов соединен с первыми входами первого и второго мультиплексоров , выход второго блока компараторов соединен с вторыми входами первого и второго мультиплексоров , выход третьего блока компараторов соединен с первым входом первого триггера, второй вход которого соединен с вторым выходом вычис

   5

   лительного и управл ющего блока, третий выход которого соединен с третьим входом первого триггера, а четвертый выход - с третьими: входами первого и второго мультиплексоров , выход первого мультиплексора соединен с первьс входом второго триггера, второй вход которого соединен с выходом второго мультиплексора, с вторым входом вычислительного и управл ющего блока, третий вход второго триггера соединен с вькодом первого триггера, третий и четвертый входы вычислительного и управл ющего блока соединены соответственно с выходами первого и второго счетчиков , от-личающеес  тем, что, с целью повышени  достоверности контрол , в него введены блок формировани  эталонных сигналов, делитель входного сигнала , в каждый канал преобразовани  введены лини  задержки, третий, четвертый, п тый и шестой триггеры так, что п тый выход вычислительного и управл ющего блока соединен с первыми входами третьих триггеров каждого из трех каналов преобразовани , четвертый выход вычислительного и управл ющего блока соединен с первыми входами первого ключа, делител  входных сигналов н блока формировани  эталонных сигналов , выход которого соединен с вторым входом первого ключа, выход которого соединен с вторым входом делител  входного сигнала, выход которого соединен с вторыми входами первого, второго и третьего блоков компараторов, третий вход первого ключа соединен с клеммбй входного сигнала, выход второго триггера

   0

   0

   соединен с вторым входом третьего триггера первого канала преобразова- ни  и с щестым входом вычислительJ ного и управл ющего блока, выход второго мультиплексора соединен с третьим входом третьего триггера первого канала преобразовани , вторыми входами третьих триггеров второго и третьего каналов преобразовани , выход первого триггера соединен с п тым входом вычислительного и управл ющего блока,в каждом канале преобразовани  выход третьего

   5 триггера соединен с первым входо - четвертого триггера, выход которого соединен с входом преобразовател  врем -амплитуда , первый выход п того триггера соединен с вторым входом чет- вертого триггера, второй выход п того триггера каждого канала преобразовани  через линию задержки соединен с первьм входом п того триггера, первые выходы п тых триггеров первого и второго каналов преобразовани  соединены соответственно с входами первого и второго счетчиков, выход генератора тактовых импульсов соединен с вторым входом п того триггера и с первым входом шестого триггера каждого канала преобразовани , второй вход шестого триггера каждого канаша преобразовани  сое- - динен с выходом третьего триггера , а выход - с первым входом второго ключа, вторые входы вторых ключей первого и второго каналов преобразовани  соединены соответствен-, но с выходами шестых триггеров второго и третьего каналов преобразовани , выход второго ключа соединен с третьим входом п того триггера каждого канала преобразовани .

   5

   0

   5

   I И II И

   4//L

   у / /

   L/Z

   L.

   jr

   /t J LJ 111 I I I I I I I I

   L- I