SU1201841A1 - Устройство дл сопр жени управл ющей вычислительной машины с периферийными устройствами - Google Patents

Abstract

1. -УСТРОЙСТВО ДЛЯ СОПРЯ .ЖЕНИЯ УПРАВЛЯЮЩЕЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ , содержащее регистр обмена, коммутаторы ввода и вьгоода, буферный регистр, блок приоритета, причем последовательные -информационные вход и выход регистра обмена соедит иены соответственно с входной и выходной информационными шинами управл ющей вычислительной машины, параллельный информационный .выход регистра обмена соединен с первым информационньпч входом коммутатора ввода, второй информационный вход которого соединен с выходной шиной записи периферийного устройства, 9ЫХОД коммутатора ввода через буферный регистр соединен с информационным входом коммутатора вывода, первый вькод которого соединен с входной шиной считывани  периферийного устройства, -второй выход коммутатора вывода соединен с параллельным информационным входом регистра обмена и с информационным входом , блока приоритета, отличающеес  тем, что, с целью повьш1ени  быстродействи  устройства, в него введены блок синхронизации, блок регистров установок,компаратор , таймер, блок прерываний и блок микропрограммного управлени , причем выход синхронизации управл ющей вычитательной машины соединен с входом блока синхронизации, первый выход которого соединен с первым входом синхронизации блока микропрограммного управлени , второй вход синхронизации которого соединен с выходом таймера, выход которого соединен с входом метки времени периферийного устройства и входом синхронизации блока приоритета, второй выход блока синхронизации - свходом синхронизации таймера, второй выход коммутатора вынода - с входом логических условий С5лока микропрограммного управлени , таймера, компаратора и блока регистров уставок , а выходы блока прерываний компаратора и первый выход блока приоритетов - соответственно с первым, вторым и третьим адресными входами блока микропрограммного управлени , первый и второй выходы направлени  обмена блока микропрограммного управлени  соединены соответственно с управл юпщми входами коммутаторов вывода и ввода, а выходы готовность считывани  уставки, разрешение сравнени  уставок, включение таймера блока микропрограммного управлени  соединены соответственно с стробирующими входами блока регистров уставок , компаратора и таймера, первый и второй режимные выходы блока микро

Description

программного управлени  соединены с установочными входами блоков прерывани  и приоритета, запускающий выход блока микропрограммного управлени  соединен с синхровхрдом периферийного устройства, выход блока регистров уставок соединен с кодо- вым входом5компаратора,- выход которого : соединен с входом выбора режима работы периферийного устройства у выход пpизнaka приоритетности периферийного устройства соединен с з.апросным входом блока приоритетов , кодовый выход которого соединен с входом записи блока прерываний;

2. Устройство по п. 1, отличающеес  тем, что блок микропрограммного управлени  содержит группу формирователей импульсов, оперативную буферную пам ть,, группу элементов И-ИЛИ, группу дешифраторов состо ний, формирователь сигналов записи и считывани , посто нную буферную пам ть, формирователь сигналов синхронизации, счетчик тактов считывани , дешифратор тактов считьшани , причем вход логических условий блока микропрограммного управлени  соединен с информационным входом оперативной буферной пам ти, входы записи считывани  которой соединены с соответствующими выходами формировател  сигналов записи и считывани , входы которого соединены соответственно с выходами формировател  сигналов синхронизации и дешифратора тактов

считывани , выход которого соедине с первыми входами элементов И-ИЛИ группы и установочным входом счетчика тактов считывани , выход формировател  сигналов синхронизации соединен с стробирующими входами счетчика тактов считывани  и формирователей импульсов группы, выход счетчика тактов считьюани  соединен с входами дешифратора тактов считывани  и посто нной буферной пам ти ., выход которого соединен с первыми входами дешифраторов состо ний группы, вторые входы которых соединены с выходом оперативной буферной пам ти, выходы дешифраторо состо ний группы соединены с вторыми входами элементов И-ИЛИ группы, выходы которых соединены с входами состо ний формирователей импульсов группы, выходы которых  вл ютс  соответственно первым и вторым выходами направлени  обмена, выходами готовности считьтани  уставки, разрешени  сравнени  уставок, включени  таймера, первым и вторым режи ньми выходами и запускающим выходом блока микропрограммного управлени , первый, второй и третий адресные входы которого соединены с третьим, четвертым и п тым входами элементов И-ИЛИ группы, а первый и второй входы формирователей сигналов синхронизации  вл ютс  соответственно первыми и вторыми входами синхронизации блока микропрограммного управлени .

Изобретение относитс  к вычислительной технике и может быть использовано при вводе информации о параметрах объектов в управл ющие вычис лительные машины (УВМ) после чего выводы результатов обработки УВМ могут выводитьс  на несколько периферийных устройств. В качестве УВМ, могут быть использованы, например, электронные клавишные вычислительные маппшы.

Цепь изобретени  - повьштение быстродействи  устройства, что позвол ет расширить функциональные возможности устройства путем использовани  его в реальных системах времени .

На фиг, 1 представлена блок-схема предлагаемого устройства ; на фиг. 2 - блок-схема блока микропрограммного управлени .

Устройство содержит процессор

1 УВМ, регистр 2 обмена, коммутатор 3 ввода, выход 4 записи периферийных устройств (ПУ),:буферный регистр 5, коммутатор 6 вывода. 3 выход считывани  ПУ, блок 8 синхронизации , блок 9 микропрограммного управлени ,синхровход 10 ПУ, блок 11 прерываний, блок 12 регистров уставок, компаратор 13, вход 14 выбор режимов ПУ, таймер 15, вход 16 - метка времени ПУ, блок 17 прио ритетов , выход 18 признака приоритетности ПУ. Блок микропрограммного управлени ( фиг. 2) содержит оперативную буфер дЧую пам ть 19, группу формирователе 20 импульсов группу элементов 21 И-ИЛИ, группу дешифраторов 22 состо ний , посто нную буферную пам ть 23, формирователь 24 сигналов запис и считывани , дешифратор 25 тактов считывани , счетчик 26 тактов считывани , формирователь 27 сигналов синхронизации. Устройство предназначено дл  обе печени  быстрого обмена данными периферийного устройства с центральным процессором УВМ. При этом с. целью увеличени  быстродействи  произ водитс  допусковый контроль и программное управление периферией, упра ление цветом печати на печатающем устройстве. В качестве центрального процессора используетс , например, электронна  клавишна  вычислительна  ма шина. Электроника БЗ-21, пам ть которой представл ет собой замкнутое динамическое кольцо,, состо щее из трех внутренних регистров. Кольцо пам ти разрываетс  на сты ке двух регистров и в разрыве вводи с  регистр 2 обмена, через который обеспечиваетс  доступ в любую область пам ти. При этом запись и счи тывание информации производитс  побайтно . Устройство работает следующим об разом. Программа работы устройства заноситс  в пам ть УВМ (не показано) и в регистр 2 обмена. По управл ющему сигналу с блока 9 осуществл етс  считывание программы работы устройства с регистра 2 обмена через коммутаторы 3 и 6 и буферный регистр 5 иа блок 9, а затем происходит занесение ее в определенной последовательности в блоки 12, 15 и 17. В программе задаетс : количество датчиков информации и программа их 1 опроса: адрес периферийного устройства; величины установок дл  блока 12 lierHCTpoB уставок; временные ин- . тервалы дл  таймера 15; приоритет датчиков. Блоком 8 синхронизации осуществл етс  прив зка синхроимпульсов устройства к синхронизирующим импульсам процессора 1 УВМ. Ввод информации в устройство осуществл етс  следующим образом. На выходе 18 признака приоритетности ПУ формируетс  сигнал, который характеризует данное ПУ. Блоком 17 анализируетс  приоритет и выдаютс  сигналы на блок 9 микропрограммного управлени  и блок 11 прерывани , которые обеспечивают работу устройства при вводе информации. Приоритетный сигнал с блока 17 поступает через блок 11 прерываний на блок 9 микропрограммного управлени , который выдает сигнал на блок 17 приоритета о съеме- информации с ПУ, обладающего высшим прноритетом . Блок 17 приоритета после это,го сигнала оценивает высший приоритет у оставшихс  внешних устройств, которые послали запрос на обмен, и сигнализирует о признаке устройства с высшим приоритетом. Таймер 15 вырабатьшает временные метки как на блок 9, так и на ПУ выход 16). В соответствии с этими метками блок 9 вырабатывает управл ющие сигналы, которые поступают на вход 10 дл  управлени  обменом информации. Информаци  с ПУ поступает с информационного 4 входа через коммутатор 3 ввода на буферный регистр 5. По команде с блока 9 коммутатор 6 вьгаода подключает буферньй регистр 5. Затем по сигналу с блока 9 управлени  и производитс  запись информации в компаратор 13.В компараторе 13происходит сравнение (допусковьШ контроль поступающей информации с уставками, которые наход тс  в блоке 12 пам ти;:: регистров и, следовательно, определ етс  превышение (занижение) поступающей информации относительно нижнего или верхнего допустимых пределов. По результатам допускового контрол  в компараторе 13 вырабатываютс  сигналы дл  блока 9 и дл  внешнего печатающего устройства (выход 14), который устанавливает цвет печати на внешнем печатном устройстве. Сигнал с компаратоpa ГЗ, поступающий .в блок 9, опреДел ет дальнейпгую работу устройства . Если поступающа  информаци  не прошла допусковый контроль, то по команде с блока 9 коммутатор 6 Ььгаода подключает выход буферного регистра 5 к информационному выходу 7, Затем, по команде 9 на входе 10 признаков состо ни  ПУ по вл етс  сигнал Считьгаанйе.На внещнем печатающем устройстве информаци  выпечатываетс  красным цветом, который установлен по сигналу с входа 14. Если же поступающа  информаци  прошла доп скойый контроль, то блок 9 вьфабатьшает команду дл  коммутатора 6 вьшода на подключение выхода буферного регистра 5. к информационному параллельному входу регистра 2 обмена, откуда информаци вводитс  в процессор 1 УВМ, где она обрабатьшаетс  в соответствии с заданной программой. После окончани  обработки полученной информации результаты вьшод тс  через регистр 2 обмена, коммутатор 3 ввода на буферный регистр 5. По команде с блок 9 коммутатор 6 вьшода подключает выход буферного регистра 5 к информационному выходу 7. Затем на синхровходе 10 по вл етс  сигнал Считывание и периферийное печатающее устройство начинает считьшание этой информации. Кроме того, после допускового контрол  компаратора 13 на входе 14 ПУ устанавливаетс  цвет печати дл  периферийного печатающего устройства.

Блок микропрограммного управлени 9 работает следующим образом.

Со схемы синхронизации 27 синхросигналы поступают на счетчик тактов 26. Состо ние счетчика 26 тактов  вл етс  управлением дл  счить1вани  микрокоманды с посто нной буферной пам ти 23.

Дешифратор 25 тактов своими выходами св зан с группой элементов 21 И-ИЛИ и формирователем 20 функциональных сигналов, формирователь 24 сигналов записи и считьгоани  выполнен так, что при поступлении с формировател  27 сигналов синхронизации анализируетс  на каждом такте состо ние дешифратора 25 тактов. На первых тактах вырабатываетс  сигнал Запись дл  буферной пам ти 19, а на последующих тактах сигнал Чтение .

По сигналу Запись на первых тактах записываетс  исходна  информаци  с информационной шины. По сигналу Чтение информаци  считьшаетс  оперативной буферной пам тью 19 и подаетс  на группу дешифраторов 22 состо ни . На дешифраторе 22 на каждом такте считьшаетс  информаци  с посто нной буферной пам ти 23, котора  представл ет собой микрокоманду управлени  с учетом исходной информации , заданной оператором.

На каждом такте на выходе формировател  20 функциональных сигналов ввода-вьшода по вл етс  на заданном выходе управл ющий сигнал, при помощи которого обеспечиваетс  управление и работа системы по заданному алгоритму. В качестве периферийных устройств используютс  датчики, с которых снимаетс  информаци  и печатающее устройство.

К SflOKan на быход . 6 5

Claims (2)

1 . -УСТРОЙСТВО ДЛЯ СОПРЯ-

ЖЕНИЯ УПРАВЛЯЮЩЕЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ, содержащее регистр обмена, коммутаторы ввода и вывода, буферный регистр, блок приоритета, причем последовательные информационные вход и выход регистра обмена соедиг нены соответственно с входной и выходной информационными шинами управляющей вычислительной машины, параллельный информационный выход регистра обмена соединен с первым информационным входом коммутатора ввода, второй информационный вход которого соединен с выходной шиной записи периферийного устройства, выход коммутатора ввода через буферный регистр соединен с информационным входом коммутатора вывода, первый выход которого соединен с входной шиной считывания периферийного устройства, второй выход коммутатора вывода соединен с параллельным информационным входом регистра обмена и с информационным входом , блока приоритета, отличаю щееся тем, что, с целью повышения быстродействия устройства, в него введены блок синхронизации, блок регистров установок,'компаратор, таймер, блок прерываний и блок микропрограммного управления, причем выход синхронизации управляющей вычитательной машины соединен с входом блока синхронизации, первый выход которого соединен с первым входом синхронизации блока микропрограммного управления, второй вход синхронизации которого соединен с выходом таймера, выход которого соединен с входом метки времени пе- _

С* риферийного устройства и входом синх- ф ронизации блока приоритета, второй выход блока синхронизации - свходом синхронизации таймера, второй выход коммутатора вывода - с входом логических условий блока микропрограммного управления, таймера, компаратора и блока регистров уставок, а выходы блока прерываний компаратора и первый выход блока приоритетов - соответственно с первым, вторым и третьим адресными входами блока микропрограммного управления, первый и второй выходы направления обмена блока микропрограммного управления соединены соответственно с управляющими входами коммутаторов вывода и ввода, а выходы готовность считывания уставки, разрешение сравнения уставок, включение таймера блока микропрограммного управления соединены соответственно с стробирующими входами блока регистров уставок, компаратора и таймера, первый и второй режимные выходы блока микроSU.,„ 1201841 программного управления соединены с установочными входами блоков прерывания и приоритета, запускающий выход блока микропрограммного управления соединен с синхровходом периферийного устройства, выход блока регистров уставок соединен с кодовым входом;компаратора,- выход которого также соединен с входом выбора режима, работы периферийного устройства^ выход признака приоритетности периферийного устройства соеi динен с запросным входом блока приоритетов, кодовый выход которого соединен с входом записи блока прерываний.'

2. Устройство по π. 1, отличающееся тем, что блок микропрограммного управления содержит группу формирователей импульсов, оперативную буферную память,, группу элементов И-ИЛИ, группу дешифраторов состояний, формирователь сигналов записи и считывания, постоянную буферную память, формирователь сигналов синхронизации, счетчик тактов считывания, дешифратор тактов считывания, причем вход логических условий блока микропрограммного управления соединен с информационным входом оперативной буферной памяти, входы записи считывания которой соединены с соответствующими выходами формирователя сигналов записи и считывания, входы которого соединены соответственно с выходами формирователя сигналов синхронизации и дешифратора тактов считывания, выход которого соединен с первыми входами элементов И-ИЛИ группы и установочным входом счетчика тактов считывания, выход формирователя сигналов синхронизации соединен с стробирующими входами счетчика тактов считывания и формирователей импульсов группы, выход счетчика тактов считывания соединен с входами дешифратора тактов считывания и постоянной буферной памяти, выход которого соединен с первыми входами дешифраторов состояний группы, вторые входы которых соединены с выходом оперативной буферной памяти, выходы дешифраторов состояний группы соединены с вторыми входами элементов И-ИЛИ группы, выходы которых соединены с входами состояний формирователей импульсов группы, выходы которых являются соответственно первым и вторым выходами направления обмена, выходами готовности считывания уставки, разрешения сравнения уставок, включения таймера, первым и вторым режим' ными выходами и запускающим выходом блока микропрограммного управления, первый, второй и третий адресные входы которого соединены с третьим, четвертым и пятым входами элементов И-ИЛИ группы, а первый и второй входы формирователей сигналов синхронизации являются соответственно первыми и вторыми входами синхронизации блока микропрограммного управления.