SU1196885A1 - Устройство дл обмена данными - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ , содержащее N регистров, м коммутаторов , генератор тактовых импульсов , группу дешифраторов, первьй и второй элементы И, группу элементов И и блоки анализа, каждый из которых содержит два дешифратора , два элемента И и два элемента ИЛИ, причем с первого по N й входы данных устройства соединены соответственно с первыми информационными входами с первого noN-й коммутаторов, выходы которых соединены с информационными входами соответственно с первого по N-Й ре- . гистров, синхровходы которых соединены с первым выходом генератора тактовых импульсов, группа разр дных выходов i -го регистра соединена с вторым информационным в.ходом (. + 1)-го коммутатора, группа выходов разр дных данных N -го регистра соединена с вторым информационным входом первого коммутатора, группы выходов разр дов данных с первого по Ю-й регистров  вл ютс  с первого по N-и выходами данных устройства, группы выходов разр дов адресов первого и i. -го регистров соединены соответственно с . входами первых дешифраторов первого и второго блоков анализа, причем в каждом блоке анализа перва  группа выходов первого дешифратора соединена с входами первого элемента ИЛИ,выход которого соединен с первым входом второго элемента ИЛИ, группа выходов разр дов адресов с второго по (-2)-й и с (i+1)-ro ; по (М-1)-й регистров соединены с входами соответствующих дешифрато8 S . ров группы, первый выход первого дешифратора первого блока анализа, (Л первые выходы с первого по

Description

генератора тактовых импульсов, соединенным также с первыми входами элементов И группы и третьего, четвертого элементов И, выходы вторых элементов И первого и второго блоков анализа соединены соответственно -С входами сброса первого и регистров, первые выходы дешифраторов группы соединены с вторыми входа1 и соответствующих элементов И группы, выходы которых соединены с входами сброса с второго

fio (1-2)-й и с (i + D-ro по (N-l)-ft регистров соответственно, а в каж- дом блоке анализа выход второго дешифратора соединен с вторым входом третьего элемента И, выход которого соединен с вторым (инверсным) входом первого элемента И, выход которого соединен с вторым входом

второго элемента ИЛИ, вьгходы вторых ешифраторов первого и второго блоков анализа соединены соответственно с первыми входами первого и второго элементов И и вторыми вхог ами третьего и четвертого элементов И, выходы перв.ого и второго элементов И соединены соответствено с первыми управл ющими входами -ro и первого коммутаторов , выходы ретьего и четвертого элементов И

96885. .

соединены с входами сброса (1-1)-го и К -го регистров; соответственно, вторые выходы первых дешифраторов первого и второго блоков анализа соединены соответственно с первыми управл ющими входами второго и (L + 1)-ro коммутаторов и вторыми входами соответственно первого и второго элементов И, выходы третьих элементов И первого и второго блоков анализа соединены соответственно с вторыми управл кщими входами 1-го и первого коммутаторов, выходы вторых элементов ИЛИпервого, и второго блоков анализа соединены соответственно с вторыми управл ющими входами второго и (t-1)-ro коммутаторов , вторые выходы дешифраторов группы соединены соответственно с управл ющими входами с третьего по (i-1)-ft и с (L+2)-ro по N-и коммутаторов , группы разр дных выходов первого и I. -го регистров соединены . соответственно с третьими информационными входами 1-го и первого коммутаторов, группы выходов разр дов адреса (L-l)-ro и N-го регистров соединены соответственно с входами . вторых дешифраторов первого и второго блоков анализа .

Изобретение относитс  к вычислительной технике и может быть использовано в качестве коммутирующей сети дл  управлени  и обмена данными в распределенньпс .системах ,с контролем.

Целью изобретени   вл етс  повышение производительности устройства путем обеспечени  возможности изменени  направлени  сообщений по вращающейс  шине.

На чертеже представлена функци .ональна  схема устройства.

Устройство содержит первьй -И -и регистры 1.1 - 1.N соответственно, первый - N-и коммутаторы 2, триггер 3, генератор 4 тактовых импульсов , первый 5.1 и второй 5.2 блоки анализа, первый дешифратор 6, первьй - (Н-4)-й дешифраторы 7.1 7 . (N-4) группы, дешифратор 8, третий элемент И 9, первьй элемент И 10 второй элемент И 11, первый (и-4)-й элемент И 12.1 -. 12. (м-4), первьй 13.1 и второй 13.2 элементы И,третий 14.1 и четвертьй 14,2 элементы И,первьй элемент ИЛИ 15 элемент ИЛИ 16, третий элемент. ИЛИ 17

. вход 18 пуска устройства, вход 19 останова устройства, первый -N -и входы 20,1 - 20. N данных устройства , первьй -N-и выходы 21.1 - 21. J данных устройства, пе;рвьй N-й выходы 22.1 - 22. N прерываний устройства , вькоды 23.1 - 23. N соответственно первого - N -го регистров 1.1 - 1. N выходы 24.1-24. N адресов выходов регистров 1.1 - 1.

3 1

/ соответственно, первый и второй выходы 25,1 и 25.2 генератора 4

тактовых импульсов соответственно; второй выход 26 первого дешифрато ра 6, выход 27 элемента ИЛИ 15, выход 28 элемента ИЛИ 16, выход 29 элемента И 9 выход 30 элемента И 11, выход 31.1 и 31,2 соответственно первого 5.1 и второго 5.2 блоков

анализа.

Устройство работает следующим образом.. .

В исходном состо нии все регистры и триггер устройства наход тс  в нулевом состо нии. Цепи установки в исходное состо ние на функциональной схеме условно не показаны.

.Работа устройства начинаетс  с момента прихода на вход, 18 устройства сигнала пуска. Триггер 3 устанавливаетс  в единичное состо ние, генератор 4 тактовых импульсов начинает формировать на своих выходах 25.1 и 25.2 две последовательности сдвинутых друг относительно друга тактовых импульсов i, и 1г , Данные, на входы 20.1 - .20. N. устройства от функциональных модулей могут поступать асинхронно друг относительно друга.. Рассмотрим особенности приема данных по входам 20.3. - 20, (i-1); 20.(i+2) -20. N устройства. Данные со входа 20,3 устройства, пройд  через коммутатор 2.3, записываютс  в регистр 1.3 по очередному тактовому импульсуY, . Разрешающим сигналом, дл  прохождени  данных через коммутатор 2.3  вл етс  единичный сигнал, поступающий с выхода дешифратора 7.1 на вход которого поступает нулевой код адреса функционального модул  признакпустого предьщущего регистра 1.2. Аналогичным образом данные с входов 20.4 - 20.(1-1) и 20.(;+2) 20.N устройства соответственно че-.. рез коммутаторы 2..4 - 2. d-1) и 2.(v+2) - 2. N по разрешающим сигналам свыходов дешифраторов 7.2 7 . (1-3) и 7. 1 - 7.(N-4) записываютс  в регистры 1.4 - I.(L-I) и 1.(L +2) - 1. N по тактовому импульсу 1 . По очередному тактовому импульсу данные из i -го регистра записываютс  в (+1)-й регистр, где V -1, N. Под (ц + 1)-м регистром подразумеваетс  регистр 1.1.

968854

Рассмотрим особенность приема данных от функциональных модулей -по входам 20.2 и 20. (1 + 1) устройства . Данные со входов 20.2 и 20. (1+1) 5 устройства соответственно по разрешающим сигналам с выходов 26 блоков 5,1 и 5.2 анализа, пройд  соответственно через коммутаторы 2.2 и 2.(|, + 1), по очередному тактовому 10 импульсу t, записываютс  соответственно в регистры 1.2 и 1.(1+1). Разрешающие единичные сигналы на выходах 26 блоков 5.1 и 5.2 д.л  прохождени  данных с входов20.2 15 и 20,(v+1) устройства по вл ютс  в результате поступлени  на входы

первого дешифратора 6 нулевых кодов адресов с выходов 24.1 и 241 адресов, выходов 23.1 и 23i соответственно регистров 1 .1 и 1. i ,

которые  вл ютс  признаками- свободных регистров 1.1 и 1, (i-1). Таким образом, данные с входов 20,2 и 20, (1+1.) устройства не пересекаютс 

5 с информацией, передаваемой по вра- щающейс  шине.

Запись данных со входа 20.1(20.1) устройства через коммутатор 2.1 (2.( ) в регистр 1,1 (1.1 ) возмож0 . на при пустых регистрах Г, N(1.V-1) и 1 .i (1.1). При этом с выхода элемента И 13 на первый управл ющий вход коммутатора 2.1(2,/) поступает единичный разрешающий сигнал. Этот

5 сигнал формируетс  при поступлении единичных сигналов с выхода 31.2 (31,1).

Данные, записанные в регистры 1.1 - 1.N, по очередным тактовым

0 импульсам Т., перемещаютс  последовательно из (i-1)-;21 Регистра в L-Й регистр, где i 1,Ki , Така  последовательность перемещени  информации из регистра в регистр может

5 быть нарушена только при записи данных в регистры 1.1 и 1.1.

При записи информации в регистр 1.1(1,1) код адреса с выхода 24.1 (24,L) поступает .на вход дешифратора 6. В зависимости от номера кода адреса на выходе первой или второй группы выходов дешифратора 6 формируетс  управл ющий сигнал. Если информаци , записанна  в регистре 1.1(1.1)предназначена функциональным модулем ФМг ФМС11) ( ФМН ), то управл ющий сигнал по вл етс  на одном из выходов

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ, содержащее n регистров, yj коммутаторов, генератор тактовых импульсов, группу дешифраторов, первый и второй элементы И, группу элементов И и блоки анализа, каждый из которых содержит два дешифратора, два элемента И и два элемента ИЛИ, причем с первого поы-й входы данных устройства соединены соответственно с первыми информационными входами с первого πον-й коммутаторов, выходы которых соединены с информационными входами соответственно с первого по ц-й регистров, синхровходы которых соединены с первым выходом генератора тактовых импульсов, группа разрядных выходов i -го регистра соединена с вторым информационным в.ходом (». + 1)-го коммутатора, группа выходов разрядных данных N -го регистра соединена с вторым информационным входом первого коммутатора, группы выходов разрядов данных с первого по М-й регистров являются с первого по N —й выходами данных устройства, группы выходов разрядов адресов первого и ι -го регист ров соединены соответственно с . входами первых дешифраторов первого и второго блоков анализа, причем в каждом блоке анализа первая группа выходов первого дешифратора соединена с входами первого элемента ИЛИ,выход которого соединен с первым входом второго элемента ИЛИ, группа выходов разрядов адресов с второго по и с (t + 1)-ro :

   по (м-1)-й регистров соединены с входами соответствующих дешифрато.ров группы, первый выход первого дешифратора первого блока анализа, первые выходы с первого по Ц-3)-й дешифраторов группы, выход второго дешифратора первого блока анализа, первый выход первого дешифратора второго блока анализа, первый выход (N-4) -го дешифратора группы и выход второго дешифратора второго блока анализа являются соответственно с первого по N-й выходами прерываний устройства, о т л и ч а ю. щ е е с я тем, что, с целью повышения производительности, оно содержит третий и четвертый элементы И, а в каждый блок анализа введены, третий элемент ИЛИ и третий элемент И, причем в блоке анализа вторая группа выходов первого дешифратора соединена с группой входов третьего элемента ИЛИ, выход которого соединен с первыми входами первого и третьего элементов И, первый выход первого дешифратора соединен с первым входом второго элемента И, второй вход которого соединен с вторым выходом

   СО о

   Q0 QO

   Сп генератора тактовых импульсов, соединенным также с первыми входами элементов И группы и третьего, четвертого элементов И, выходы вторых элементов И первого и второго блоков анализа соединены соответственно .с входами сброса первого и £-го регистров,, первые выходы дешифраторов группы соединены с вторыми входами ^соответствующих элементов И группы, выходы которых соединены с входами сброса с второго ' йо' (1-2)-й и с (i + 1)-ro по (и-1)-й регистров соответственно, а в каждом блоке анализа выход второго дешифратора соединен с вторым входом третьего элемента И, выход которого соединен с вторым (инверсным) входом первого элемента И, выход которого соединен с вторым входом .второго элемента ИЛИ, выходы вторых дешифраторов первого и второго ’ блоков анализа соединены соответственно с первыми входами первого и второго элементов И и вторыми вхо-т дами третьего и четвертого элементов И, выходы первого и второго элементов И соединены соответственно с первыми управляющими входами Ύ-ΓΟ и первого коммутаторов·, выходы третьего и четвертого элементов И соединены с входами сброса (i,-1)-ro иН -го регистров: соответственно, вторые выходы первых дешифраторов первого и второго блоков анализа соединены соответственно с первыми управляющими входами второго и (i+1)-ro коммутаторов и вторыми входами соответственно первого и второго элементов И, выходы третьих элементов И первого и второго блоков анализа соединены соответственно с вторыми управляющими входами ί-го и первого коммутаторов, выходы вторых элементов ИЛИ'первого, и второго блоков анализа соединены соответственно с вторыми управляющими входами второго и ('_t-1)-ro коммутаторов, вторые выходы дешифраторов группы соединены соответственно с управляющими входами с третьего по (t-D-й и с (l+2)-ro по N-й коммутаторов, группы разрядных выходов первого и ί-го регистров соединены . соответственно с третьими информационными входами i-ro. и первого коммутаторов, группы выходов разрядов адреса (l-l)-ro ην-γο регистров соединены соответственно с входами . вторых дешифраторов первого и второго блоков анализа. .