SU1193765A1 - Digital frequency discriminator - Google Patents
Digital frequency discriminator Download PDFInfo
- Publication number
- SU1193765A1 SU1193765A1 SU833612288A SU3612288A SU1193765A1 SU 1193765 A1 SU1193765 A1 SU 1193765A1 SU 833612288 A SU833612288 A SU 833612288A SU 3612288 A SU3612288 A SU 3612288A SU 1193765 A1 SU1193765 A1 SU 1193765A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- control unit
- counter
- transmission
- Prior art date
Links
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
1. ЦИФРОВОЙ ЧАСТОТНЫЙ ДЕТЕ ТОР, содержащий формирователь импульсов , блок управлени , счетчик, опорный генератор и последовательно соединенные элемент пам ти, цифроаналоговый преобразователь и фильтр нижних частот, выход которого вл етс выходом устройства, вход которого соединен с входом формировател импульсов, выход которого подключен к первому входу блока управлени , второй вход которого соедине с выходом опорного генератора, первый и второй выходы блока управлени .. .., ... --(ЛЯ соединены соответственно со счетньм входом и цепью сброса счетчика, а третий выход блока управлени соединен с цепью записи элемента пам ти, отличающийс тем, что, с целью уменьшени погрешности измерени путем устранени неоднозначности показаний, в устройство введены блок передачи кода, входные разр дные шины которого соединены с соответствук дими выходными разр дными шинами счетчика, а выходные разр дные шины - с соответствующими входными разр дньми шинами элемента пам ти, и блок управлени передачей, первый и второй выхода 1 которого подключены соответственно к первому и второму управл ющим входам блока передачи кода, при этом цепь сброса блока управлени передачей соединена с вторым входом блока управлени , а информационный вход блока управлени передачей подключен к выходу старшего разр да счетчика.1. DIGITAL FREQUENCY TORP CHILD containing a pulse shaper, a control unit, a counter, a reference generator and a serially connected memory element, a digital-to-analog converter and a low-pass filter whose output is the output of a device whose input is connected to a pulse shaper input whose output is connected to the first input of the control unit, the second input of which is connected to the output of the reference oscillator, the first and second outputs of the control unit .., ... - (LL are connected respectively to the counting input and the circuit reset the counter, and the third output of the control unit is connected to the recording circuit of the memory element, characterized in that, in order to reduce the measurement error by eliminating ambiguity of readings, a code transmission unit is introduced into the device, the input bit buses of which are connected to the corresponding output bit buses the meter buses, and the output bit buses with the corresponding input bits of the memory element buses, and the transmission control unit, the first and second outputs 1 of which are connected respectively to the first and This is controlled by the control inputs of the code transmission unit, while the reset circuit of the transmission control unit is connected to the second input of the control unit, and the information input of the transmission control unit is connected to the high-discharge output of the counter.
Description
2.Детектор по п.1, о т л и ч а ющ и и -с тем, что блок управлени выполнен в виде первого одновибратора , вход и выход которого подключены соответственно к первому входу2. The detector according to claim 1, of which is the control unit is made in the form of a first one-shot, the input and output of which are connected respectively to the first input
и второму выходу блока управлени , элемента И, инверсный вход которого соединен с выходом первого одновибратора , пр мой вход элемента И подключен к второму входу блока управлени , первый выход которого соединен с выходом элемента И, и второго одновибратора, вход и выход которого подключены соответственно к первому входу и третьему выходу блока управлени .and the second output of the control unit, the element And, the inverse input of which is connected to the output of the first one-vibrator, the direct input of the element And is connected to the second input of the control unit, the first output of which is connected to the output of the element And, and the second one-vibrator, the input and output of which are connected respectively to the first input and the third output of the control unit.
3.Детектор по п.1, о т л ичающийс тем, что блок передачи кода выполнен в виде группы параллельных цепочек, кажда из которых содержит последовательно соединенные элемент ИЛИ и элемент И, причем первые входы всех элементов ИЛИ и все выходы элементов И образуют соответственно входные и выходные разр дные шины блока передачи кода , а все вторые входы элементов ИЛИ3. The detector according to claim 1, wherein the code transmission unit is made in the form of a group of parallel chains, each of which contains a series-connected OR element and an AND element, with the first inputs of all the OR elements and all the outputs of the AND elements forming respectively input and output bit buses of the code transmission block, and all the second inputs of the OR elements
и все вторые входы элементов И подключены соответственн-л к первому и второму управл ющим входам блока передачи кода.and all the second inputs of the And elements are connected respectively to the first and second control inputs of the code transmission block.
4, Детектор по п.1, отличающийс тем, что блок управлени передачей выполнен в виде счетчика, цепь сброса и счетный вход которого подключены соответственно к цепи сброса и информационному входу блока управлени передачей , первого RS-триггера, S-вход которого подключен к выходу счетчик элемента И, первый вход которого подключен, к пр мому выходу первого RS-триггера и второму выходу блока управлени передачей, и второго RS-триггера, S-вход которого соединен с выходом элемента И, а выход подключен к первому выходу блока управлени передачей, при этом R-входы обоих RS-триггеров соединены с цепью сброса блока управлени передачей, к информационному входу которого подключен второй вход элемента И.4, a detector according to claim 1, characterized in that the transmission control unit is configured as a counter, a reset circuit and a counting input of which are connected respectively to a reset circuit and the information input of the transmission control unit of the first RS flip-flop, whose S input is connected to the output the counter of the element I, the first input of which is connected to the forward output of the first RS trigger and the second output of the transmission control unit, and the second RS trigger, the S input of which is connected to the output of the element I, and the output connected to the first output of the transmission control block, at u Volume R-inputs of both RS-flip-flops are connected to the reset circuit of the transmission control unit, the information input of which is connected to the second input of element I.
Изобретение относитс к области радиотехники и может использоватьс дл демодул ции частотно-модулированных и частотно-манипулированных сигналов.The invention relates to the field of radio engineering and can be used to demodulate frequency modulated and frequency manipulated signals.
Цельи изобретени вл етс уменьшение погрешности измерени путем устранени неоднозначности показаний .The purpose of the invention is to reduce measurement error by eliminating ambiguous readings.
На фиг,1 представлена схема предлагаемого цифрового частотного детектора на фиг.2 - частотна характеристика детектора на фиг.З - временные , диаграммы работы блоков устройства .Fig. 1 shows the scheme of the proposed digital frequency detector in Fig. 2 - the frequency response of the detector in Fig. 3 is the time diagrams of the operation of the blocks of the device.
Частотный детектор содержит формирователь 1 импульсов, блок 2 управлени , счетчик 3, опорный генератор 4, последовательно соединенные элемент 5 пам ти, цифроаналоговый преобразователь 6, фильтр 7 нижних частот, выход которого вл етс выходом устройства, вход которого соединен с выходом формировател 1 импульсов, выход которого подключенThe frequency detector includes a pulse former 1, a control unit 2, a counter 3, a reference oscillator 4, a memory element 5 connected in series, a digital-to-analog converter 6, a low-pass filter 7, the output of which is the output of a device whose input is connected to the output of the pulse former 1, the output of which is connected
к первому входу блока 2 управлени , второй вход которого соединен с выходом опорного генератора 4, первый и второй выходы блока 2 управлен1«1 соединены соответственно со счетным входом и цепью сброса счетчика 3, а третий выход блока 2 управлени соединен с цепью записи элемента 5 пам ти, блок 8 передачи кода, входные разр дные шины которого соединены с соответствующими выходньки разр дными шинами счетчика 3, а выходаые разр дные шины с соответствующими входными разр дньЕми пшнами элемента 5 пам ти,иto the first input of control unit 2, the second input of which is connected to the output of the reference generator 4, the first and second outputs of control unit 2 "1" are connected respectively to the counting input and the reset circuit of counter 3, and the third output of control unit 2 is connected to the recording circuit of memory element 5 ti, code transmission block 8, the input bit buses of which are connected to the corresponding output bit buses of counter 3, and the output discharge buses to the corresponding input bits of memory element 5 of the memory, and
блок 9 управлени передачей, первый и второй выходы которого подключены соответственно к первому и второму управл ющим входам блока 8 передачи кода, при этом цепь сбросаa transmission control unit 9, the first and second outputs of which are connected respectively to the first and second control inputs of the code transmission block 8, wherein the reset circuit
блока управлени передачей 9 соединена с вторым выходом блока 2 управлени , а информационный вход блока 9 управлени передачей подключен к выходу старшего разр да счетчика 3,transmission control unit 9 is connected to the second output of control unit 2, and the information input of transmission control unit 9 is connected to the high-order output of counter 3,
3131
Блок 2 управлени содержит первый одновибратор 10, вход и выход которого подключены соответственно к первому входу и второму выходу блока 2 управлени , элемент И 11, инверсный вход которого соединен с выходом первого одновибратора 10, пр мой ВХОД элемента И 11 подключен к второму входу блока 2 управлени , первый выход которого соединен с выходом элемента И 11, и второй одновибратор 12, вход и выход которого подключен соответственно к первому входу и третьему выходу блока 2 управлени . Блок передачи кода содержит группу параллельных цепочек, кажда из которых содержит последовательно соединенные элемент ИЛИ 13 и элемент И 14, причем первые входы всех элементов ИЛИ 13 и все выходы элементов И 14 образуют соответственно входные и выходные разр дные шины блока 8 передачи кода, а все вторые входы элементов ИЛИ 13 и все вторые входы элементов И 14 подключены соответственно к первому и второму управл юпщм входам блока 8 передачи кода. Блок управлени передачей содержит счетчик 15, цепь сброса и счетный вход которого подключен соответственно к цепи сброса и информационному входу блока 9 управлени передачей, первый RS-триггер 16, S-вход которого подключен, к выходу счетчика 15, элемент И 17, первый вход которого подклочен к пр мому выходу первого RS-триггера 16 и второму выходу блока 9 управлени передачей, и второй RS-триггер 18, S-вход которого соединен с выходом элемента И 17, а выход подключен к первому выходу блока 9 управлени передачей. При этом обоих RS-триггеров соединены с цепью сброса блока управлени передачей 9, к информационному входу которого подключен второй вход элемента И 1 7.The control unit 2 contains the first one-shot 10, the input and output of which are connected respectively to the first input and the second output of the control block 2, the element 11, the inverse input of which is connected to the output of the first one-vibration 10, the direct input of the element 11 is connected to the second input of the block 2 control, the first output of which is connected to the output element And 11, and the second one-shot 12, the input and output of which is connected respectively to the first input and the third output of the control unit 2. The code transmission block contains a group of parallel chains, each of which contains the OR 13 and A 14 elements connected in series, the first inputs of all the OR 13 elements and all the outputs of the AND 14 elements form the input and output bit buses of the code transmission block 8, respectively, and all the second inputs of the elements OR 13 and all the second inputs of the elements And 14 are connected respectively to the first and second control inputs of the block 8 of the transmission code. The transmission control unit contains a counter 15, a reset circuit and the counting input of which is connected respectively to the reset circuit and the information input of the transmission control block 9, the first RS flip-flop 16, the S input of which is connected, to the output of the counter 15, element 17, the first input of which connected to the forward output of the first RS flip-flop 16 and the second output of the transmission control unit 9, and the second RS-flip-flop 18, whose S input is connected to the output of the And 17 element, and the output connected to the first output of the transmission control unit 9. In this case, both RS-flip-flops are connected to the reset circuit of the transmission control unit 9, to the information input of which the second input of the AND 1 7 element is connected.
На фиг.З введены следующие обоэначени : 19 - импульсы на выходе формировател импульсов 1, 20 и 21 импульсы на выходах (втором и третьем соответственно) блока управ1лени 2j 22 - импульсы на выходе опорного генератора 4j 23 - состо ние (код) на счетчике 3, 24 - сигнал на выходе счетчика 15 (изображен в виде отрицательного импуль654 iIn FIG. 3, the following definitions are entered: 19 — pulses at the output of the pulse generator 1, 20 and 21 pulses at the outputs (second and third, respectively) of the control unit 2j 22 — pulses at the output of the reference generator 4j 23 — status (code) on the counter 3 , 24 - signal at the output of counter 15 (shown as negative impulse 654 i
ca)j 25 - выход триггера 16; 26 - выход элемента И 17 27 - выход триггера 18J 28 - код на выходе элементов ИЛИ 13; 29 - код на выходе блока 8 передачей данных, 30 - код, записанный в элемент 5 пам ти.ca) j 25 - trigger output 16; 26 - output of the element And 17 27 - output of the trigger 18J 28 - code at the output of the elements OR 13; 29 is the code at the output of the data transmission unit 8, 30 is the code recorded in the memory element 5.
Цифровой частотный детектор работает следующим образом.Digital frequency detector works as follows.
Входной сигнал поступает наThe input signal is sent to
вход формировател 1 импульсов. Формируемые импульсы (фиг. 3.19) подаютс на первый вход блока 2 управлени . На второй вход блока управлени подаетс импульсна последовательность (фиг. 3.22) с выхода опорного генератора. Блок управлени функционирует следующим образом . По каждому импульсу на его первом входе допускаютс одновибраторы 10 и 12, на выходе которых по вл ютс импульсы (фиг. 3.20 и 3.21). Шпульс с выхода одновибратора 10 поступает на второй вход блока 2 управлени и на врем своего действи запирает элемент И 11, в результате в течение этого времени на первом выходе блока 2 отсутствуют импульсы опорного генератора 4. Одновибратор 12 формирует импульсinput shaper 1 pulses. The generated pulses (Fig. 3.19) are fed to the first input of the control unit 2. A pulse sequence (Fig. 3.22) is output to the second input of the control unit from the output of the reference generator. The control unit operates as follows. For each pulse, single vibrators 10 and 12 are allowed at its first input, at the output of which pulses appear (Fig. 3.20 and 3.21). The pulse from the output of the one-shot 10 is fed to the second input of the control unit 2 and for the duration of its action closes the element 11, as a result, during this time the first output of the block 2 has no pulses of the reference generator 4. The single-vibration 12 generates a pulse
записи кода, присутствующего в этот момент на входных разр дных шинах элемента 9 пам ти в элемент пам ти.writing the code present at this moment on the input bit buses of the memory element 9 to the memory element.
{ пульсы с второго выхода блока 2 управлени своим задним фронтом{pulses from the second output of block 2 controlling its back front
сбрасывают в нулевое состо ние счетчик 3 и блок 9 управлени передачей, на выходах которого устанавливаютс нулевые сигналы. Б момент прекращени импульса с второго выхода блокаthe counter 3 and the transmission control block 9 are reset to zero, the outputs of which are set to zero signals. B the moment of termination of the pulse from the second output of the block
2 на его первом входе по вл ютс импульсы с опорного генератора 4, которые начинают заполн ть счетчик 3. При этом всегда на входных разр дных шинах блока 8 передачи кода код2, pulses from the reference generator 4 appear at its first input, which begin to fill the counter 3. In this case, the code bits
соответствует текущему значениюcorresponds to the current value
кода на счетчике 3, а код на выходных разр дных шинах блока 8 (т.е. на входе элемента пам ти 5) определ етс сигналами на управл ющихthe code on the counter 3, and the code on the output bit buses of block 8 (i.e., at the input of the memory element 5) is determined by the signals on the control
входах блока 8. А именно, выходной код блока 8 равен входному, когда на первом управл ющем входе блока 8 сигнал логического нул , а на втором - сигнал логической единицы.the inputs of block 8. Namely, the output code of block 8 is equal to the input when the signal of a logical zero on the first control input of block 8 and on the second - a signal of a logical unit.
Если же на первый управл ющий вход (при единичном втором), подан сигнал логической единицы, то выходной код блока 8 будет соответство-If the first control input (with a single second), a signal of a logical unit, the output code of block 8 will be
SS
вать емкости счетчика 3. При наличии на втором управл ющем входе нулевого сигнала на выходных разР51ДНЫХ шинах блока 8 (независимо от кода на его входе) будет нулевой код.If the second control input has a zero signal on the output razR51Dnyh tires block 8 (regardless of the code at its input) will be zero code.
По достижении кода на счетчике 3 половины его информационной емкости на выходной шине его старшего разр да по вл етс единичный сигнал , который через информационный вход блока 9 управлени передачей попадает на счетный вход счетчика 15 и второй вход элемента И 17. В момент переполнени счетчика 3 значение кода в счетчике 15 увеличиваетс на единицу (т.е. приращение кода происходит по заднему фронту сигнала на информационном входе блока 9). Таким образом, счетчик 15 отмечает количество циклов переполнени счетчика 3. Когда количество 1щклов достигнет заданного т, на выходе счетчика 15 вырабатываетс импульс (фиг. 3.24), который устанавливает в единицу RS-триггер 16 (фиг. 3.25) и, следовательно , на втором управл ющем входе блока 8 также устанавливаетс единичный сигнал, который снимаетс (устанавливаетс в ноль) по заднему фронту импульса с второго входа блока 2 (фиг. 3.25).Upon reaching the code on the counter 3 half of its information capacity, a single signal appears on the output bus of its highest bit, which via the information input of the transmission control unit 9 reaches the count input of the counter 15 and the second input of the element 17. At the moment of overflow of the counter 3, the value The code in the counter 15 is increased by one (i.e., the code is incremented along the falling edge of the signal at the information input of block 9). Thus, the counter 15 marks the number of overflow cycles of the counter 3. When the number 1pc reaches the specified t, the output of the counter 15 produces a pulse (Fig. 3.24), which sets the RS flip-flop 16 to the unit (Fig. 3.25) and, therefore, on the second the control input of block 8 also sets a single signal, which is removed (set to zero) on the falling edge of the pulse from the second input of block 2 (Fig. 3.25).
Таким образом, в течение интервала времени, от момента по влени на вторсм выходе блока 2 заднего фронта последнего импульса до момента т-го переполнени счетчика 3, на входе элемента 5 пам ти принудительно удерживаетс нулевой код код.Thus, during the time interval, from the moment when the last edge of the last pulse at the second output of the block 2 to the trailing edge of the counter 3 appears, the zero code is forcibly held at the input of the memory element 5.
т-го переполнени счетчика 3 дает начало интервалу, в течение которого (длитс он до момента по влени следующего импульса на втором выходе блока 2) код на вход блока 5 определ етс текущим состонием счетчика 3 и состо нием первого управл ющего входа блока передачи кода 8 так, как это было описано . the th th overflow of counter 3 gives rise to the interval during which (it lasts until the next pulse appears at the second output of block 2) the code to the input of block 5 is determined by the current state of counter 3 and the state of the first control input of the transmission block 8 as it was described.
Что касаетс состо ни первого управл ющего входа блока 8, то его динамика зависит от состо ни RS-триггера 18, .который устанавливаетс в единицу по отрицательномуAs for the state of the first control input of the block 8, its dynamics depends on the state of the RS flip-flop 18, which is set to one for a negative
937656937656
перепаду сигнала на его S-входе. Этот перегад возникает в момент переполнени счетчика 3 при условии, что на выходе RS-триггера 16 присутствует сигнал уровн логической единицы, это означает, что RS-триггер 18 может быть установлен в единицу только внутри интервала, в котором в единичном состо нии нахо-differential signal at its S-input. This overflow occurs at the moment when counter 3 overflows, provided that the output of RS-flip-flop 16 contains a signal of the level of logical one, this means that RS-flip-flop 18 can be set to one only within the interval in which the unit has
10 дитс RS-триггер 16, начинающегос (выше) в момент т-го переполнени счетчика 3.10 dits RS-flip-flop 16, beginning (above) at the moment of the t-th overflow of the counter 3.
Единичное состо ние RS-трИЕгера 18 удерживаетс до момента по влени следующего импульса на втором выходе блока 2 (фиг. 3.27). .The unit state of RS-TRIEger 18 is held until the next pulse is detected at the second output of block 2 (Fig. 3.27). .
Таким образом, в течение интервала , определ емого единичным сое- . то нием RS-триггера 18, на входныеThus, during the interval defined by the unit. That is, the RS flip-flop 18, at the input
20 шины элемента пам ти может быть передан только тот код, который соответствует емкости счетчика 3.20, the memory element bus can be transmitted only the code that corresponds to the capacity of the counter 3.
Описанна схема управлени передачей кода позвол ет от счетчикаThe described code transfer control scheme allows from the counter
25 3 к элементу 5 пам ти устранить неоднозначность частотной характеристики детектора. Действительно, если импульс с выхода формировател 1 импульсов совпадет с (т+1)-м25 3 to memory element 5 eliminate the ambiguity of the frequency response of the detector. Indeed, if the pulse from the output of the driver 1 pulses coincides with (t + 1) th
30 циклом заполнени счетчика, то в элемент 9 пам ти будет записан код (задним фронтом импульса с третьего выхода блока 2), соответствующий текущему состо нию счетчика. Это так, поскольку на первом управл ющем входе блока 8 передачи кода будет иметь место сигнал логического нул , а на втором управл ющем входе - логической единицы.30, the counter filling cycle, the code (the falling edge of the pulse from the third output of block 2) corresponding to the current state of the counter will be written into the memory element 9. This is so, since the first control input of the code transmission block 8 will have a logical zero signal, and the second control input will have a logical one.
Если задний фронт импульса записи попадет на какой-либо цикл вслед за (ш+1)-м, то в элемент пам ти будет занесено значение, равное емкости счетчика (первый и второй управл ющий входы блока 8 наход тс в единичном состо нии) (фиг. 3.30).If the falling edge of the write pulse falls on any cycle after (sh + 1) -m, then the memory element will be assigned a value equal to the counter capacity (the first and second control inputs of block 8 are in the unit state) ( Fig. 3.30).
Если задний фронт импульса записи попадает на какой-либо цикл, номер которого меньше (т+1)-го цикла дополнени счетчика 3, то в эле .мент пам ти будет занесен нулевой код, так как при этом второй управл ющий вход блока 8 находитс в нулевом состо нии.If the leading edge of the write pulse falls on a cycle whose number is less than the (m + 1) -th cycle of the addition of counter 3, then a zero code will be entered in the memory element, since the second control input of unit 8 is in the zero state.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833612288A SU1193765A1 (en) | 1983-04-25 | 1983-04-25 | Digital frequency discriminator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833612288A SU1193765A1 (en) | 1983-04-25 | 1983-04-25 | Digital frequency discriminator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1193765A1 true SU1193765A1 (en) | 1985-11-23 |
Family
ID=21070915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833612288A SU1193765A1 (en) | 1983-04-25 | 1983-04-25 | Digital frequency discriminator |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1193765A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988003338A1 (en) * | 1986-10-24 | 1988-05-05 | Vsesojuzny Nauchno-Issledovatelsky Institut Radiov | Method and device for receiving frequency-modulated analog signals with digital processing |
-
1983
- 1983-04-25 SU SU833612288A patent/SU1193765A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 540345, кл. Н 03 D 3/04, 04.01.76 Патент FR № 2236306, кл. Н 03 D 3/04, 1974. * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988003338A1 (en) * | 1986-10-24 | 1988-05-05 | Vsesojuzny Nauchno-Issledovatelsky Institut Radiov | Method and device for receiving frequency-modulated analog signals with digital processing |
| GB2204201A (en) * | 1986-10-24 | 1988-11-02 | Vnii Radiovesh Priema Akustiki | Method and device for receiving frequency-modulated analog signals with digital processing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1193765A1 (en) | Digital frequency discriminator | |
| US4149258A (en) | Digital filter system having filters synchronized by the same clock signal | |
| SU1108361A1 (en) | Converter of time-pulse signal of rotation speed pickup | |
| SU788400A1 (en) | Device for measuring communication channel quality | |
| SU1067610A2 (en) | Discriminator of frequency-shift keyed signals | |
| SU1515176A1 (en) | Device for monitoring temperature | |
| SU1700742A1 (en) | Frequency multiplier | |
| SU1675948A1 (en) | Device for restoration of clock pulses | |
| SU951733A1 (en) | Device for discrete data transmission and receiving | |
| SU1061128A1 (en) | Device for data input/output | |
| SU1529443A1 (en) | Multidigit controllable frequency divider | |
| SU1758846A1 (en) | Reference frequency generator | |
| SU864577A1 (en) | T flip-flop | |
| SU674208A1 (en) | Pulse train envelope shaper | |
| SU911525A1 (en) | Frequency dividing device | |
| SU1518894A2 (en) | Autocorrelation device for measuring parameters of pseudorandom phase-manipulated signal | |
| SU1575135A1 (en) | Meter of time parameters of random pulse flows | |
| SU902281A1 (en) | Device for analysis of telemetric signals | |
| SU1125760A2 (en) | Device for synchronizing binary signals in channels with permanent predominance | |
| SU1383463A1 (en) | Device for forming pulse train | |
| SU1137583A1 (en) | Corrector | |
| SU917331A2 (en) | Pulse duration discriminator | |
| SU1298831A1 (en) | Pulse repetition frequency multiplier | |
| SU443327A1 (en) | Device for measuring the average frequency of a burst | |
| SU1354125A1 (en) | Frequency recognition device |