SU1191922A1 - Многоканальный функциональный генератор - Google Patents

Abstract

1. МНОГОКАНАЛЬНЫЙ ФУНКЦИОНАЛЬНЫЙ ГЕНЕРАТОР, содержащий генератор тактовых импульсов, соединенный выходом со счетным входом первого управ л емого делител  частоты, выход которого подключен к входу аргумента первого цифроаналогового интерпол тора , соединенного первым и вторым входами ординат с выходами первого и второго цифроаналоговых преобразователей соответственно, блок пам ти и блок управлени , содержащий дешифратор и первый счетчик адреса, отличающийс  тем, что, с целью повышени  точности воспроизведени  .функций и расширени  частотного диапазона выходных сигналов, в иего дополнительно введены с второго по п-й, где п - количество каналов генератора, управл емые делители частоты, с второго по п-й цифроаналоговые интерпол торы, с третьего по 2п-йцифроаналоговые преобразователи , 2п буферных регистров, шифра тор, блок разрешени  обмена, дешифратор номера канала, (n+l) элементов И, (п+1) злементов И-НЕ, (п+1) элементов задержки, две группы по (п+1) триггеров и блок передачи кода, а блок управлени  дополнительно содержит с второго по п-й счетчики адреса, элемент ИЛИ, элемент задержки импульса записи, регистр номера канала и коммутатор, подключенный информационными входами к выходам счетчиков адреса соответственно, а управл ющим входом - к выходу регистра номера канала, соединенного входом разрешени  записи с входом элемента задержки импульса записи и выходом элемента ИЛИ, подключенного каждым i-M

Description

тактовых импульсов подключен к счетным входам с второго по п-й управл емых делителей частоты, а каждьй i-й (2 i i i п) управл емый делитель частоты соединен выходом с входом аргумента i-ro цифроаналогового интерпол тора , подключенного первым и вторым входами ординат к выходам соответственно (21-1)-го и 2i-ro цифроаналоговых преобразователей, причем блок разрешени  обмена соединен первой группой входов с пр мыми выходами триггеров первой группы, второй группой входов - с пр мыми выходами триггеров второй группы, а выходом - с первыми входами первого элемента И и первого элемента И-НЕ, причем каждый i-й (1 . п +. 1) элемен И подключен вторым входом к инверсному выходу i-ro триггера первой группы, а выходом - к первым входам (i + 1)-го элемента И и (i « 1)-го элемента И-НЕ, каждый i-й элемент И-НЕ соединен вторым входом с пр мым выходом i-ro триггера первой группы, а выходом - с единичным установочным входом i-ro триггера второй группы, подключенного инверсным выходом через i-й элемент задержки к входам обнулени i-x триггеров первой и второй групп, причем пр мой выход первого триггера второй группы соединен с входом разрешени  передачи блока передачи кода, а пр мые вькоды осталных триггеров второй группы подключены к входам шифратора, соединенного выходом с информационным входом регистра , номера канала и входом дешифратора , а выход элемента задержки импульсов записи подключен к единичному установочному входу первого триггера первой группы, а единичный установочный вход каждого i-ro (2

: i п+1) триггера первой группы подключен к первому импульсному выходу (i-l)-ro цифроаналогового интерпол тора ,

2.Генератор по п. 1, отличающийс  тем, что каждый цифроаналоговый интерпол тор содержит декодирующую резисторную матрицу , коммутатор, элемент ИЛИ и реверсивный счетчик, счетный вход которого  вл етс  входом аргумента цифроаналогового интерпол тора, выходы признаков переполнени  и обнулени  реверсивного счетчика под ключены к входам элемента ИЛИ, а кодовый выход - к управл ющему входу коммутатора, соединенного информационными входами с выходами декодирующей резисторной матрицы, первый и второй входы которой  вл ютс  соответственно первым и вторым входами ординат цифроаналогового интерпол тора, а выход элемента ИЛИ и выходы признаков обнулени  и пере полнени   вл ютс  соответственно первым, вторым и третьим импульсными выходами цифроаналогового интерпол тора .

3.Генератор по п. 1, о т л и чаюгцийс  тем, что блок разрешени  обмена содержит две группы по (п+1) элементов НЕ и элемент И, выход которого  вл етс  выходом блока разрешени  обмена, инверсный вход элемента И подключен к выходам элементов ЕЕ первой группы, входы кторых  вл ютс  первой группой входо блока разрешени  обмена, а пр мой вход элемента И соединен с выходами элементов НЕ второй группы, входы которых  вл ютс  второй группой входов блока разрешени  обмена.

1

Изобретение относитс  к автоматике и вычислительной технике и может найти применение, в частности, при формировании аналоговых управл ющих сигналов в многоканальных электрогидравлических системах управлени  механическим нагружением при испытани х различных конструкций, например авиационных.

Цель изобретени  - повьппение точности воспроизведени  функций и расширение частотного диапазона выходных сигналов. 3 На фиг, 1 изображена блок-схема многоканального функционального генератора; на фиг. 2 - схема блока управлени ; на фиг. 3 - схема цифроаналогового интерпол тора; на фиг. 4 схема блока разрешени  обмена. Многоканальный функциональный. преобразователь (фиг. 1) содержит генератор 1 тактовых импульсов; п (где п - количество каналов преобразовател ) управл емых делителей 2.1,2.2,...,2.п частоты; блок 3 управлени ; блок 4 пам ти; п цифроаналоговых интерпол торов 5.1,...,5п; 2п буферных регистров 6.1, 6.2,... 6(2п), 2п цифроаналоговых преобразовател  7.1, 7.2,...7.(2п); блок 8 передачи кода, дешифратор 9 номера канала; шифратор 10; блок 11 разрешени  обмена; триггеры 12.1, 12.2. 12.(n+I) первой группы; триггеры 13.1, 13.2,... ,13.(п+О второй группы; п+1 элементов И 14; п+1 элементов И-НЕ 15 и п+1 элементов 16 задержки . Блок 3 управлени (фиг. 2 ) содержи дешифратор 17, п счетчиков 18.1,..., 18.П адреса, элемент ИЛИ 19, элемент 20задержки импульса записи, регистр 21номера канала и коммутатор 22 (на фиг. 2 позици ми 23 и 24 обозначены соответственно цифровой и импульсный выходы блока управлени  }. Каждый цифроанапоговый интерпол тор 5 (фиг. 3) содержит коммутатор 25,декодирующую резисторную матрицу 26,реверсивный счетчик 27 и элемент ИЛИ 28 (позици ми 29-33 на фиг. 3 обозначены вход аргумента, первый и второй входы ординат, импульсный и аналоговые вьпсоды интерпол тора соответственно позици ми 34-35 - выход переполнени  и обнулени  реверсивног счетчика ). Блок 11 разрешени  обмена (фиг. 4 содержит первую группу из (п+1) элементов НЕ 36, вторую группу из. (п+.1) элементов НЕ 37 и элемент И 38. ; Каждый из управл емых делителей 2 частоты выполнен на счетчике ирегистре , выход которого подключен к установочному входу счетчика, соединенного входом разрешени  установки кода со свим выходом переполнени  Цифроаналоговые преобразователи 7 содержат входные регистры дл  промежуточного хранени  данных. Реверсивные счетчики 27 содержат собственно 224 счетчики, дешифраторы-признаков обнулени  и переполнени  и триггер ре верса. Многоканальный функциональный преобразователь работает следуюш им образом. В исходном состо нии обнулены триггеры 12.1,...,12.(п+1) и ГЗ 1,. .., 13. (п+1) и входные регистры четных цифроаналоговых преобразова телей 7.2, 7.4.,,,; во входные регистры нечетных цифроаналоговых.преобразователей 7.1, 7.3,... занесены коды ординат конечных точек первых участков интерпол ции функций каналов преобразовани ; во входные регистры управл емых делителей 2.1,,,,2п занесены коды длительностей.первых участков интерпол ции функций каналов преобразовани  J в счетчики 18.1,...,18.п блока 3 управлени  записаны единицы младших разр дов, соответствующие адресам вторых участ ков интерпол ции; в регистры 6,1,, ,..,6.п занесены коды длительностей вторых участков интерпол ции, а в регистры 6. (ntl),...,6.(2п) - коды ординат конечных точек вторых участков интерпол ции. По сигналу Иуск (цепи приведени  узлов в исходное состо ние и запуска устройства не изображены) включаетс  генератор 1, выходные импульсы которого поступают на счетные входы управл емых делителей 2.1,...,2.п частоты. Импульсы с выходов делителей 2.1, ,..,2.п, частоты следовани  которых соответствуют кодам длительностей первых участков интерпол ции функций, поступают на входы аргументов интерпол торов 5.1,...,5.п, С помощью интерпол торов 5.1,..., 5,п осуществл етс  кусочно-линейна  интерпол ци  воспроизводимых функций в каналах генератора. Интерпол торы 5.1,...,5.п работают следующим образом. Реверсивные счетчики 27 (фиг. 3) интерпол торов накапливают импульсы с выходов делителей 2.1-, ...,2.п соответственно и формируют линейновозрастающие от нул  до максимума коды развертки первых участков интерпол ции по соответствующим каналам. Выходные коды счетчиков 27 поступают на управл ющие входы коммутаторов 25 интерпол торов . Каждый из коммутаторов 25 переключает выходы соответст-

вукицей резисторной матрицы 26 таким образом что напр жение на выходе коммутатора измен етс  ступенчато от нул  (напр жение на выходе четных цифроаналоговых преобразова телей 7.2, 7.А,,., каналов) до на; пр жени  соответствующего коду ординаты конечной точки первого участ ка интерпол ции (напр жение на выходе нечетных цифроаналоговых преобразователей 7 . 1 , 7,3,... каналов, При достижении кодом счетчика 27 своего максимального значени  сигнал с выхода признака переполнени  счетчика переводит его в режим вычитани  импульсов, поступает на второй импульсный выход 35 интерпол тора и через элемент ИЛИ 28 - на первый импульсный выход 32 интерпол тора. По  вление сигнала на выходе 32 свидетельствует об окончании отработки первого участка интерпол ции воспроизводимой функции.

Предположим, что закончил отработку первого участка интерпол тор 5.1. Тогда сигнал с его первого импульсного выхода поступает на единичный установочный вход триггера 12.2 и на вхо, разрешени  записи управл емого делител  2.1. В результате триггер 12.2 устанавливаетс  в единичное состо ние, а во входной регистр делител  2.1 заноситс  код регистра 6.1, определ ющий длительность второго .участка интерпол ции. Сигнал с второго импульсного вькода интерпол тора 5.1 поступает на вход разрешени  записи цифроаналогового преобразовател  7.2, разреша  запись в ег входной регистр кода регистра S.Cn+l) определ ющего ординату второго участка . Интерпол тор 5.1 начинает отработку второго участка, функциониру  аналогично указанному, с той лишь разницей, что происходит уменьшение содержимого счетчика 27 и переключение выходов, матрицы 26 в обратном пор дке, В результате напр жение на выходе коммутатора 25 измен етс  сту пёнчато от напр жени , соответствующего ординате конечной точки первого участка интерпол ции (напр жение на выходе преобразовател  7.1), до напр жени , соответствующего ординате конечной точки второго участка интерпол ции (напр жение на выходе преобразовател  7.2). При зтом переход к

отработке следующего участка и реверс счетчика 27 осуществл ютс  в момент обнулени  счетчика 27 по сигнал с выхода его признака обнулени .

В процессе отработки второго участка интерпол ции функции, воспроизводимой в первом канале преобразовател , обновление информации в регистрах 6.1 и 6.(п+I) происходит следующим образом. Так как в исходном состо нии (до момента записи единицы в триггер 12,1) на пр мых выходах триггеров 12.1,...,12.(п+1), 13.1,.. 13.(п+1) были нулевые сигналы, то на выходе блока 11 разрешени  обмена также формируетс  нулевой сигнал, обуславливающий наличие нулевых уровней на выходе элементов 14 и единичных уровней на выходе элементов И-НЕ 15. В результате по влени  инициирующего сигнала на первом импульсном выходе интерпол тора 5.Г триггер 12.2 устанавливаетс  в единичное состо ние. Сигнал с пр мого выхода триггера поступает на соответствующий вход первой группы входов блока 11 разрешени  обмена.

Блок 11 (фиг. 4) работает следующим образом.

В исходном состо нии на входы элементов НЕ 36 и 37 поступают нулевые сигналы, поэтому на пр мом и инверсном входах элемента И 38 присутствуют единичные сигналы, обус- лавливайщие наличие нулевого сигнала на выходе блока -11. При подаче на .один из входов первой группы

входов блока 11 единичного сигнала на выходе соответствующего элемента НЕ 36 по вл етс  нулевой уровень. Так как объединение выходов элементов НЕ 36 образует схему МОНТАЖНОЕ И, то на инверсный вход элемента И 38 также начинает поступать нулевой сигнал. В результате н выходе блока 11 по вл етс  единичный сигнал .

Единичный сигнал с выхода блока 11 проходит через первый элемент И 14 (на второй вход которого поступает единичный сигнал с инверсного выхода триггера 12.1) и поступает на первый вход второго элемента ИЧШ 15, на второй вход которого поступает единичный сигнал с пр мого выхода триггера 12.2. В результате на выходе второго элемента И-НЕ 15 71 по вл етс  нулевой сигнал, обуславливающий установление триггера 13.2 в единичное состо ние (триггеры 13 переключаютс  отрицательными фронтами импульсов, т.е. переходами сигналов от единичных уровней к нулевым). По истечении времени, определ емогр элементом 16 задержки, триггеры 12.2 и 13.2 возвращаютс  в исходное нулевое состо ние. Сформированный на пр  мом выходе триггера 13.2 единичный импульс поступает на один из входов второй группы блока 11 и на соответствующий вход шифратора 10, По вление единичного сигнала на входе одного из- элементов НЕ 37, объединение выходов которых образует в блоке 11 вторую схему МОНТАЖНОЕ И, вызывает формирование нулевого сигнала на пр мом входе элемента И 38 и обнуление сигнала на выходе блока 11. Выходной сигнал шифратора 10, предетавл кщий собой код номера кана ла преобразовател , в котором закончипась отработка текущего участка интерпол ции, поступает на вход блока 3 управлени  (фиг. 2). Дешифратор 17 преобразует входной сигнал в еди ничный импульс, поступающий на один из входов элемента ИПИ 19 и на счет ный вход счетчика 18.1 адреса первого канала Выходной сигнал элемента ШШ 19 разрешает запись в регистр .21 кода номера канала и поступает на вход элемента задержки 20. Выходной код регистра 21 устанавливает коммутатор 22 в такое положение, при кото ром к выходу коммутатора 22 подключаютс  выходы разр дов счетчика 18.1 На выходе 23 блока 3 управлени  фор мируетс  код обращени  к блоку 4 пам ти , старшие разр ды которого onpt дел ют.номер канала преобразовател , а младшие разр ды определ ют номер нового участка интерпол ции (в рас- сматриваемом случае - третьего участ ка) . На выходе блока 4 пам ти выра- батьшаетс  код, соответствующие част разр дов которого определ ют значени длительности третьего участка,ордина ты его конечной точки и номера реги стров, в которые эта информаци  долж на быть занесена (в качестве блоков 3 и 4 может быть использован микропр цессор ). Импульс с выхода элемента 20 задержки устанавливает триггер 12.1 в единичное состо ние. Единичный сиг22S нал с пр мого выхода триггера 12.1, поступает на второй вход первого элемента И-НЕ 15 и вход блока 11 разрешени  обмена. На выходе блока 11 формируетс  единичный сигнал, поступающий на первый вход элемента И-НЕ 15. Перепадом напр жени  с выхода элемента И-НЕ 15 триггер 13.1 устанавливаетс  в единичное состо ние. Сигнал с пр мого выхода триггера 13.1 поступает на управл ющий вход блока 8 передачи кода, разреша  считывание информации с выхода блока 4 пам ти в регистры 6.1 и 6.(2п), а также поступает на вторую группу входов блока 11, вызыва  по вление на выходе блока 11 нулевого сигнала. По истечении времени , определ емого первым элементом 16 задержки, триггеры 12.1 и 13.1 устанавливаютс  в исходное нулевое состо ние. Обновление информации об узловых значени х ординат и длительност х участков интерпол ции в регистрах 6.2,...,6.(2п) других каналов преобразовател  происходит аналогично указанному. В тех случа х, когда сиг налы об окончании текущего участка интерпол ции формируютс  одновременно на выходах двух или более интерпол торов 5, то обновление информации по каналам преобразовател  выполн етс  последовательно, начина  с каналов, имеющих меньший пор дковый номер. Соблюдение очередности обеспечиваетс  тем, что при окончании отработки текущего участка интерпол ции в i-M (1 . i и) канале преобразовател  и установлении триггера 12.(i+) в единичное состо ние нулевой сигнал с инверсного выхода этого триггера запирает (1+1)-й элемент И 14, запреща  прохождение единичного выходного сигнала блока 1I разрешени  обмена на вторые входы элементов И-НЕ 15 последующих каналов . Таким образом, введение в состав устройства новых узлов и св зей позво.. л ет повысить точность воспроизведени  функций, расширить частотный диапазон выходных сигналов за счет независимого задани  длительностей участков интерпол ции,по отдельным каналам, возможности перехода с воспроизведени  одного участка интерпол ции к другому участку по р ду каналов генератора одновременно и 91 исключени  аналогового запоминающего блока из структуры устройства. Независимое изменение информации по каждому каналу преобразовател  исключает необходимость разбиени  генерируемых функций на аппроксимируемые участки равной длительности и тем самым увеличивает возможную сложность формы задаваемых функций при том жа объеме пам ти, а также сокра2210 щает число сеансов обмена между пам тью и регистрами каналов в процес се генерации функций. Таким образом, предложенный мно гоканальный функциональный генератор обеспечивает повьппение точности воспроизведени  функций и расширение их класса как по сложности формы, так и по частоте генерируемых сигналов .

Claims (3)

1. МНОГОКАНАЛЬНЫЙ ФУНКЦИОНАЛЬНЫЙ ГЕНЕРАТОР, содержащий генератор тактовых импульсов, соединенный выходом со счетным входом первого управляемого делителя частоты, выход которого подключен к входу аргумента первого цифроаналогового интерполятора, соединенного первым и вторым входами ординат с выходами первого и второго цифроаналоговых преобразователей соответственно, блок памяти и блок управления, содержащий дешифратор и первый счетчик адреса, отличающийся тем, что, с целью повышения точности воспроизведения функций и расширения частотного диапазона выходных сигналов, в него дополнительно введены с второго по η-й, где' η - количество каналов генератора, управляемые делители частоты, с второго по n-й цифроаналоговые интерполяторы, с третьего по 2п-й цифроаналоговые преобразователи, 2п буферных регистров, шифратор, блок разрешения обмена, дешифратор номера канала, (п+1) элементов И, (п+1) элементов И-НЕ, (п+1) элементов задержки, две группы по (п+1) триггеров и блок передачи кода, а блок управления дополнительно содержит с второго по n-й счетчики адреса, элемент ИЛИ, элемент задержки импульса записи, регистр номера канала и коммутатор, подключенный информационными входами к выходам счетчиков адреса соответственно, а управляющим входом - к выходу регистра номера канала, соединенного входом разрешения записи с входом элемента задержки импульса записи и выходом элемента ИЛИ, подключенного каждым i-м (1 ί <η) входом к i-му выходу дешифратора и счетному входу i-ro q счетчика адреса, а выходы коммутатора и ® регистра номера канала соединены с соответствующими адресными входами блока памяти, подключенного выходом к информационному входу блока передачи кода, выход которого соединен с информационными входами 2п буферных регистров и с входом дешифратора номера канала, соединенного выходами с входами разрешения записи 2п регистров соответственно, причем каждый i-й регистр подключен выходом к управляющему входу i—го управляющего делителя частоты, соединенного входом разрешения записи импульсным выходом i-ro цифроаналогового интерполятора, подключенного аналоговым выходом к выходу i-ro канала функционального генератора, а вторым и третьим импульсными выходами — к входам разрешения записи соответственно (2Ϊ-1)го и 2 ί-го цифроаналоговых преобразователей, соединенных- цифровыми входами с выходом (п+1)-го буферного регистра, причем выход генератора

SU .... 1191922 тактовых импульсов подключен к счетным входам с второго по n-й управляемых делителей частоты, а каждый i-й (2 £ i 4 η) управляемый делитель частоты соединен выходом с входом аргумента i-ro цифроаналогового интерполятора, подключенного первым и вторым входами ординат к выходам соответственно (2i-l)-ro и 2i-ro цифроаналоговых преобразователей, причем блок разрешения обмена соединен первой группой входов с прямыми выходами триггеров первой группы, второй группой входов - с прямыми выходами триггеров второй группы, а выходом - с первыми входами первого элемента И и первого элемента И—НЕ, причем каждый ϊ-й (1 £ η +. 1) элемент И'подключен вторым входом к инверсному выходу ί-го триггера первой группы, а выходом - к первым входам (i + 1)-го элемента И и (ί + 1)-го элемента И-НЕ, каждый i-й элемент И-НЕ соединен вторым входом с прямым выходом i-ro триггера первой группы, а выходом — с единичным установочным входом i-ro триггера второй группы, подключенного инверсным выходом через i-й элемент задержки к входам об-; нуленй'·' i-χ триггеров первой и второй групп, причем прямой выход первого триггера второй группы соединен с входом разрешения передачи блока передачи кода, а прямые выходы остальных триггеров второй группы подключены к входам шифратора, соединенного выходом с информационным входом регистра номера канала и входом дешифратора, а выход элемента задержки импульсов записи подключен к единичному установочному входу первого триггера первой группы, а единичный установочный вход каждого i-ro (2 έ i £ п+1) триггера первой группы подключен к первому импульсному выходу (i-l)-ro цифроаналогового интерполятора.

2. Генератор по π. 1, отличающийся тем, что каждый цифроаналоговый интерполятор содержит декодирующую резисторную матрицу, коммутатор, элемент ИЛИ и реверсивный счетчик, счетный вход которого является входом аргумента цифроаналогового интерполятора, выходы признаков переполнения и обнуления реверсивного счетчика подключены к входам элемента ИЛИ, а кодовый выход - к управляющему входу коммутатора, соединенного информационными входами с выходами декодирующей резисторной матрицы, первый и второй входы которой являются соответственно первым и вторым входами ординат цифроаналогового интерполятора, а выход элемента ИЛИ и выходы признаков обнуления и переполнения являются соответственно первым, вторым и третьим импульсными выходами цифроаналогового интерполятора.

3. Генератор по π. 1, отличающийся тем, что блок разрешения обмена содержит две группы по (п+1) элементов НЕ и элемент И, выход которого является выходом блока разрешения обмена, инверсный вход элемента И подключен к выходам элементов НЕ первой группы, входы ко· торых являются первой группой входов блока разрешения обмена, а прямой вход элемента И соединен с выходами элементов НЕ второй группы, входы которых являются второй группой входов блока разрешения обмена.