SU1180901A1 - Устройство дл контрол логических блоков - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ, содержащее генератор импульсов, счетчик, первую группу ключей, блоки фиксации входов, блок хранени  эталонов, элементы сравнени , элементы пам ти, блок управлени , элементы индикации, выход генератора импульсов соединен с счетным входом счетчика, выход обнулени  блока управлени  соединен с входами обнулени  блоков фиксации входов и с входами обнулени  элементов пам ти, тактовый выход блока управлени  соединен с синхровходами фиксации входов, информационные выходы блоков фиксации входов соединены соответственно с входами управлени  первой группы ключей, выходы которых соединены соответственно с выводами блока хранени  эталонов, и с первыми входами элементов сравнени , вторые входы которых соединены с. выводами контролируемого логического блока, выходы элементов сравнени  соединены соответственно с информационными входами элементов пам ти, выходы которых соединены соответственно с элементами индикации, отличающеес  тем, что, с целью повышени  достоверности контрол , в устройство введены эмиттерные повторители и втора  группа ключей, причем информационные вМходы счетчика соединены с входами эмиттерных сл повторителей соответстврнно, управл ющие входы второй группы ключей объединены с управл ющими входами первой группы ключей соответственно, выходы эмиттерных повторителей соединены соответственно с информационными входами первой группы ключей и с 00 информационными входами второй групо ;о пы ключей, выходы которых соединены с вторыми входами элементов сравнени  соответственно, информационные входы блоков фиксации входов соединены с вторыми входами элементов сравнени .

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  исправности логических блоков и цифровых интегральных схем, установле }ных на печатные штаты логических блоков .., . На фиг. 1 пре(С.тавлена структурна  схемЗ)- Предлагаемог;о; устройства; на ф-иг. 2 - ключ;- нас г.- 3 - блок фиксации входов; ла фиг):, 4 блок Устройст.во содердич - генератор 1 импулцсов счетчик 2, эмиттерные повторители 3, ключи 4 и ключи 5, блок б фиксации входов, контролируемый блок 7 и блок 8 хранени  эталонов , элементы 9 сравнени , элементы 10 пам ти, элементы 11 индикации, блок 12 управлени . Элемент 13 НЕ подключен к резистору 14 и базе транзистора 15, транзистор 16 через резисторы 17-19 соединен с элементами НЕ 20-22. Входы триггеров 23 и 24 соединены с выходом селектора 2 Генератор 26 импульсов через элемент И 27 соединен со счетчиком 28, выходы которого подключены к дешифратору 29, Выключателем 30 запускаетс  формирователь 31 управл ющих импульсов . Устройство работает следующим образом . Выключатель 30 запускает формирователь 31 управл ющих импульсов, бла ггедар  чему начинают функционировать блоки 6 фиксаций входов, которые при обнаружении входов на соответствующих выводах блока 8 хранени  эталонов вырабатывают низкие уровни на инверсных выходах триггеров 24, с помощью которых соответствующие пары ключей и 5 и входные тестовые сигналы от счетчика 2 через эмиттерные повторители 3 и открытые пары ключей 4 и 5 поступают на входы контро лируемого блока 7 и блока 8 хранени  эталонов. Образование всевозможных тестовых наборов логических О и 1 происходит благодар  подаче на счетный вход счетчика 2 импульсов, вырабатываемых генератором 1 импуль сов . Элементы 9 сравнени  сравнивают сигналы на выходах с блоков 7 и 8 и в случае несовпадени  выдают сигналы на соответствующий элемент 10 пам ти, которьй в этом случае устанавливаетс  в состо ние, соотвс тствующее свечению элемента 11. Если контролируемый блок 7 исправен , то в конце проверки, длительность которой задаетс  формирователем 31 управл ющих импульсов, ни один из элементов 11 не светитс . Если контролируемый блок 7  вл етс  неисправным, то в конце проверки, в зависимости от характера неисправности , высвечиваетс  определенна  комбинаци  элементов 11. Если контролируемый блок 7  вл етс  интегральной микросхемой, установленной на печатную плату цифрового , то тестовые сигналы, поступающие на ее входы, исключают вли ние сигналов, ранее присутствующих на этих входах. Устранение этого вли ни  происходит благодар  тому, что тестовые сигналы снимаютс  с выходов эмиттерных повторителей 3, которые обладают низким значением выходного импеданса. Поскольку значени  выходных импедансов источников напр жени , к которым подключены входы контролируемой микросхемы 7, превышают значени  выходных импедансов импульсов эмиттерных повторителей 3, происходит образование тестовых сигналов, а не тех, что присутствуют в схеме. Таким образом, осуществл етс  электрическа  изол ци  контролируемой микросхемы от логического узла, в котором она установлена. Блоки 6 фиксации входов построены таким образом, что каждый из них на выходе вырабатывает низкий уровень , если на выводе блока 8 эталонов был зарегистрирован потенциал, характерный дл  входа блока (дл  транзисторно-транзисторной логики, пор дка 1,3 В), и после шунтировани  этого вывода на землю через резистор 19 протекает ток логического нул . Во всех остальных случа х, когда на выводе блока 8 эталонов присутствует либо логический О, либо логическа  1, либо уровень пор дка 1,3 В, а после шунтировани  этого вывода на землю не протекает ток логического О, блок 6 фиксации входов вырабатывает высокий уровень, что соответствует выходу блока 8 эталонов . В исходном состо нии триггер 24 сброшен, и на его инверсном выходе

31

присутствует высоки уровень. Если на третьем входе блока 6 фиксации входов присутствует логический О или 1, что соответствует выходу блока 8 хранени  эталонов, то на выходе селектора 25 устанавливаетс  низкий уровень, который прикладываетс  к информационному входу триггера 24, и при поступлении на его динамический вход управл ющего импульса он не мен ет своего состо ни  и также вьщает высокий уровень. Ксли на третьем входе блока 6 фиксации входов присутствует уровень пор дка 1,3 В, что возможно в двух случа х, либо вывод блока 8 хранени  эталонов  вл етс  входом, либо выходом с открытым коллекторным выходом при закрытом выходном транзисторе, тогда на выходе селектора 25 устанавливаетс  высокий уровень. Это происходит благодар  тому, что уровень на выходе эмиттерного повторител , собранного на транзисторе 16 и резисторе 17, станет равным пор дка 0,4 В. Так как на эмиттерном переходе транзистора 16 уровень падает от 0,7 до 1,0 В, то низкий логический уровень поступает на третий вход селектора 25. На второй вход селектора 25 также поступает низкий уровень из-за отсутстви  на входе элемента НЕ 20 входного-тока при неопределенном уровне. При поступлении на второй и третий входы селектора 25 низкого уровн  на его выходе по вл етс  высокий уровень, которь0Ч прикладываетс  к информационному входу триггера 23 и поступает на его динамический вход, приход щийс  на второй вход блока 6 фиксации входов и триггер 23 устанавливаетс  в единичное состо ние, и на вход элемента НЕ 22 с открытым коллекторным выходом поступает высокий уровень, в результате чего выходной транзистор элемента 22 открываетс  и через резистор 19 шунтирует вывод эталонного блока на землю. Номиналы резисторов 18 и 19 выбраны так, чтобы суммарный входной ток элемента 20 и первого входа селектора 25, протекающий через эти резисторы, вызывал на них падение напр жени  ниже порогового уровн  элемента НЕ 20. Тогда в случае, если на выходе блока 8 эталонов присутствует выход элемента с открытым коллекторным выходом при закрытом выход0901 - 4

ном транзисторе, герез резистетры 18 и 19 течет только входной ток элемента 20 и первого входа селектора 25, потенциал на входе элемента НЕ 20 меньше порогового, поэтому на выходе элемента НЕ 20 устанавливаетс  высокий уроиень, который поступает на второй вход селектора 25. На четвертый вход селектора 25 также поступает высокий уровень с выхода элемента НЕ 21, в результате на выходе селектора 25 устанавливаетс  низкий уровень, и к моменту прихода на динамический вход триггера

5 24 с входа блока 6 фиксации входов управл ющего импульса на информационный вход триггера 24 поступает низкий уровень, а на инверсном выходе остаетс  высокий уровень.

0 В случае, если на выводе блока 8 хранени  эталонов присутствует вход элемента транзисторно-транзисторной логики, то после поступлени  на динамический вход триггера 23 управл ющего импульса через резистор 19, кроме входного тока элемента НЕ 20 и первого входа селектора 25, течет еще и входной ток логического О входа блока 8 эталонов. Этот ток вызывает дополнительное падение напр жени  на резисторе 19, поэтому соответственно увеличиваетс  и достигает порогового уровн  напр жение на входе элемента НЕ 20. В этом случае

5 на его выходе устанавливаетс  низкий уровень, поступаюпщй на второй вход селектора 25. На третьем входе селектора 25 также присутствует нидкий уровень напр жени , поступающий с выхода эмиттерного повторител , образованного транзистором 16 и резистором 17, поэтому на выходе селектора 25 остаетс  высокий уровень . К моменту прихода на динамический вход триггера 24 управл ющего импульса на информационном входе триггера 24 устанавливаетс  высокий уровень, на его инверсном выходе - низкий уровень.

Ключи 4 и 5 выполнены на основе транзистора 15 и содержат элемент НЕ 13 с открытым коллекторным выходом , который служит дл  управле5 ни  транзистора 15 и резистора 14.

При поступлении на первый вход ключей 4(5) высокого логического

уровн  с йыхода Ьлока 6 фиксации входов выходной транзистор элемента НЕ 13 открываетс  и закрывает транзистор 15. Таким образом, эмиттерный и коллекторный переходы транзистора 16 закрыты, поэтому тестовый сигнал с входа не проходит на выход.

При поступлении низкого логического уровн  на первый вход ключей (4,5) выходной транзистор элемента НЕ 13 закрываетс , в этом случае транзистор 15 открыт при любом уровне логического сигнала на втором входе ключей 4 или 5 (на эмиттере , транзистора 15), поэтому на выходе ключей (коллектор транзистора 15) повтор етс  логический уровень второго входа. Таким образом, осуществл етс  передача тестового сигнала.

Формирователь 31 упрарш ющих импульсов построен по принципу распределени  импульсов.

Выключателем 30 запускаетс  генератор 26, выход которого через элемент И 27 соединен с входом счетчика 28, выходы счетчика 28 соединены с входами дешифратора 29, выходы которого  вл ютс  выходами блока 12 управлени . С последнего разр да счетчика снимаетс  сигнал управлени  элемента И 27. Первоначально элемент И 27 открыт, и последовательность импульсов с генератора 26 поступает

на счетный вход счетчика 28, при прохождении счетчиком 28 определенных состо ний на выходе дешифратора 29 по вл ютс  импульсы управлени . При заполнении счетчика 28 элемент И 27 закрываетс , и поступление импульсов на вход счетчика 2Г прекращаетс .

Фиг.1

Г

f

Ч{5)

Фиг.2

/ фиг.З

Фиг л

л.

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ, содержащее генератор импульсов, счетчик, первую группу ключей, блоки фиксации входов, блок хранения эталонов, элементы сравнения, элементы памяти, блок управления, элементы индикации, причем выход генератора импульсов соединен с счетным! входом счетчика, выход обнуления блока управления соединен с входами обнуления блоков фиксаций входов и с входами обнуления элементов памяти, тактовый выход блока управления соединен с синхровходами фиксации входов, информационные выходы блоков фиксации входов соединены соответственно с входами управления первой группы ключей, выходы которых соединены соответственно с выводами блока хранения эталонов, и с первыми входами элементов сравнения, вторые входы которых соединены с. выводами контролируемого логического блока, выходы элементов сравнения соединены соответственно с информационными входами элементов памяти, выходы которых соединены соответственно с элементами индикации, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введены эмиттерные повторители и вторая группа ключей, причем информационные выходы счетчи- § ка соединены с входами эмиттерных повторителей соответственно, управляющие входы второй группы ключей объединены с управляющими входами первой группы ключей соответственно, выходы эмиттерных повторителей соединены соответственно с информационными входами первой группы ключей и с информационными входами второй группы ключей, выходы которых соединены с вторыми входами элементов сравнения соответственно, информационные входы блоков фиксации входов соединены с вторыми входами элементов сравнения.

   SU ... 1180901 >