SU1173549A1 - Распределитель уровней - Google Patents

Abstract

РАСПРЕДЕЛИТЕЛЬ УРОВНЕЙ, содержащий элемент И и четыре D-триггера, С-входы которых объединены и  вл ютс  шиной синхронизации, а пр мые выходы - соответствующими выходными шинами, причем инверсные выходы D-триггеров соединены с соответствующими входами элемента И, выход которого соединен с D-входом первого D-триггера, отличающийс  тем, что. с целью расширени  функциональных возможностей , введены три элемента 2 И-ИЛИ, выходы которых соединены с D-входами соответственно второго, третьего и четвертого О-триггеров пр мой выход первого D-триггера соединен с первым и вторым входами первого элемента 2 И-ИЛИ, третий вход которого соединен с инверсным выходом второго D-триггера и первым входом второго элемента 2 И-ИЛИ, второй вход которого соединен с четвертым входом первого элемента 2 И-ИЛИ, с пр мым выходом третьего D-триггера и с вторым и четвертым входами третьего элемента 2 И-ИЛИ, первый вход которого соединен с пр мым выходом второго D-триггера и третьим входом второго элемента 2 И-ИЛИ, четвертый вход которого Ш соединен с инверсным выходом четвертого D-триггера, соединенного пр мым выходом (Л с третьим входом элемента 2 И-ИЛИ. со ел 4;; со

Description

Изобретение относитс  к автоматике и вычислительной технике, в частности к распределител м уровней, и может быть использовано в цифровых устройствах управлени  микропроцессорами.

Цель изобретени  - расширение функциональных возможностей за счет формировани  на соответствующих выходных шинах уровней с длительност ми, больше периода следовани  импульсов синхронизации, с расстановкой выходных уровней таким об.разом, что фронты уровней на разных выходных шинах могут формировать в различные моменты времени.

На фиг. 1 представлена функциональна  схема распределител  уровней; на фиг. 2 - временна  диаграмма его работы.

Распределитель уровней содержит первый 1, второй 2, третий 3 и четвертый 4 D-триггеры, элемент И 5, первый 6, второй 7 и третий 8 элементы 2 И-ИЛИ, шину 9 синхронизации , первую 10, вторую 11, третью 12 и четвертую 13 выходные шины.

На фиг. 2 показаны импульсы 14 на шине 9 синхронизации, уровни 15-18 соответственно на первой 10, второй 11, третьей 12 и четвертой 13 выходных шинах.

Шина 9 синхронизации соединена с С-входами первого 1, второго 2, третьего 3 и четвертого 4 D-триггеров, пр мые выходы которых соединены с входами элемента И 5 и  вл ютс  соответствующими выходными шинами 10-13.

Выход элемента И 5 соединен с D-входом первого D-триггера 1.

Выходы первого б, второго 7 и третьего 8 элементов 2 И-ИЛИ соединены с D-входами соответственно второго 2, третьего 3 и четвертого 4 D-триггеров.

Пр мые и инверсные выходы D-триггеров 1-4 соединены с соответствуюшими входами элементов 2 И-ИЛИ 6, 7 и 8.

Распределитель уровней работает следующим образом.

В исходном состо нии все D-триггеры 1-4 обнулены, поэтому на выходе элемента И 5 присутствует высокий уровень логической единицы.

При поступлении первого импульса 14 по шине 9 синхронизации первый D-триггер 1 устанавливаетс  в состо ние логической единицы, что соответствует по влению уровн  15 на первой выходной шине 10. Срабатывает элемент И 5 и на D-входе первого D-триггера 1 устанавливаетс  низкий уровень логического нул .

Одновременно срабатывает первый элемент 2 И-ИЛИ 6 и на D-входе второго 0 D-триггера 2 устанавливаетс  уровень логической единицы.

При поступлении второго импульса 14 по шине 9 синхронизации первый D-триггер 1 устанавливаетс  в состо ние нул , а второй D-триггер 2 - в состо ние единицы, что 5 соответствует по влению единичного уровн  16 на второй выходной шине 11.

Срабатывает второй элемент 2 И-ИЛИ 7 и на D-входе третьего D-триггера 3 устанавливаетс  единица.

0 При поступлении третьего импульса 14 по шине 9 синхронизации снижаетс  единичный уровень 16, а третий D-триггер 3 устанавливаетс  в единицу, что соответствует по влению единичного уровн  17 на

5 третьей выходной шине 12.

При поступлении четвертого импульса 14 по шине 9 синхронизации устанавливаетс  в единицу второй D-триггер 2, а третий D-триггер 3 сохран ет единичный уровень 17

0 на третьей выходной шине 12. Одновременно с этим срабатывает третий элемент 2 И-ИЛИ 8 и на D-входе четвертого D-триггера устанавливаетс  единица. Поэтому п тый импульс 14 по шине 9 синхронизации устанавливает четвертый D-триггер 4 в состо ние

единицы, что соответствует по влению уровн  18 на четвертой выходной шине 13.

При поступлении восьмого импульса 14 по шине 9 синхронизации все четыре Dтриггера 1-4 устанавливаютс  в состо ние

нул  и распределитель уровней возвращаетс  в исходное состо ние. Дальнейша  работа происходит аналогично рассмотренному .

о п о n n n п о n

74

(Риг. 2

Claims (2)

1. РАСПРЕДЕЛИТЕЛЬ УРОВНЕЙ, содержащий элемент И и четыре D-триггера, С-входы которых объединены и являются шиной синхронизации, а прямые выходы — соответствующими выходными шинами, причем инверсные выходы D-триггеров соединены с соответствующими входами элемента И, выход которого соединен с D-входом первого D-триггера, отличающийся тем, что, с целью расширения функциональных возможностей, введены три элемента
2. 2 И-ИЛИ, выходы которых соединены с D-входами соответственно второго, третьего и четвертого О-триггеров^ прямой выход первого D-триггера соединен с первым и вторым входами первого элемента 2 И-ИЛИ, третий вход которого соединен с инверсным выходом второго D-триггера и первым входом второго элемента 2 И-ИЛИ, второй вход которого соединен с четвертым входом первого элемента 2 И-ИЛИ, с прямым выходом третьего D-триггера' и с вторым и четвертым входами третьего элемента 2 И-ИЛИ, первый вход которого соединен с прямым выходом второго D-триггера и третьим входом второго элемента 2 И-ИЛИ, четвертый вход которого соединен с инверсным выходом четвертого D-триггера, соединенного прямым выходом с третьим входом элемента 2 И-ИЛИ.

   tpui.l