Изобретение относитс к вычислительной технике и может быть использовано в электронных вычислительных машинах с микропрограммным управлени ем. Известно устройство дл сопр жени процессора с пам тью, содержащее три гер ожидани , два элемента И, два элемента ИЛИ, два элемента НЕ, тригг гер пуска, узел пуска-останова} узел выработки тактовых импульсов и задающий генератор Cl . Недостатком данного устройства в л етс большой объем оборудовани Наиболее близким к предлагаемому по технической сущности вл етс уст ройство,., содержащее первый и второй блоки пам ти, регистр адреса, мульти плексор, узел синхронизации, триггер пуска, выходной регистр, синхровход которого соединен с первым выходом узла синхронизации, вход которого со единен с выходом триггера пуска, а второй выход узла синхронизации соединен с входом синхронизации регистра адреса, информационный вход которого вл етс входом устройства, выход которого соединен с выходом выходного регистра,информационный вход которого соединен с выходом мультиплексора , информационные входы которого соединены с выходами первого и второго блоков пам ти, первые входы которых соединены с первыми выходами регистра адреса, вторые выходы которого соединены с вторыми входа1УН вто POFO блока пам ти .2l В данном устройстве различные п:о частоте использовани данные хран тс в различных по временным характеристикам пам т х. Это приводит к тому,, что частоту обращени к данным приходитс выб ирать исход из быстродей стви самой медленнодействующей пам ти. Таким образом, данное устройство характеризуетс низким быстродействи ем. Цель изобретени - повышение быст родействи . Указанна цель достигаетс тем, что.в устройство дл сопр жени па м ти с процессором, содержащее выход ной регистр, мультиплексор, первьй и второй блоки пам ти, регистр адреса , генератор тактовых импульсов и триггер пуска, причем выход выходного регистра вл етс выходом устройства , информационньш вход выход™ ного регистра соединен с выходом мул типлексора, первый и второй информационные входы которого соединены соответственно с выходами первого и второго блоков пам ти, адресный вход первого блока пам ти соединен с выходом старших разр дов регистра адреса и с первым адресным входом второго блока пам ти, второй адресньй вход KOTOiJoro соединен с выходом младших разр дов регистра адреса, информационньй вход которого вл ет- с входом устройства, первьй и второй выходы генератора тактовых импульсов соединены соответственно с входами записи-чтени выходного регистра и регистра адреса, выход триггера пуска соединен с входом запуска генератора тактовых импульсов, введены пам ть признаков обращени э группа элементов И, группа элементов задержки, первый и второй элементы ИЛИ и элемент И, причем выход младших разр дов регистра адреса соединен с. адресньм: входом пам ти признаков обращени , выход которой соединен с управл ющим входом мультиплексора ., с входом первого элемента ИЛИ и с первыми входами элементов И rpynnHj выходы которых через элементы задерлски группы соединены с входами второго элемента ИЛИ;, выход которого соединен с входом установки в единицу триггера пуска, вход установки в ноль которого соединен с выходом элемента И, первьй вход которого соединен с выходом первого элемента ИЛИ, третий выход генератора тактовых импульсов соединен с вторыми входами элементов И группы и элемента И. На фиг„1 изображена блок-схема предлагаемого устройства- на фиг.2 схема генератора тактовых импульсов-, на фиГеЗ - временна диаграшта работы устройства. Устройство содержит (фиг.1) первьй 1 и второй 2 блоки пам ти, регистр 3 адреса, мультиплексор 4, выходной регистр 5, б признаков обраща ж , генератор 7 тактовых импульсов , триггер 8 пуска, элементы 9 задержки, элементы И 10, элемент И 11, первьй и второй элементы. ИЛИ 12 и 13, вход и выход устройства 14 и 15, выходы 16,, 17 и 18 генератора тактовых ш-шульсов и вход 19 запуска генератора тактовых иг.шульсов. Генератор 7 тактовых импульсов содержит (фиг„2) триггеры 20-23, 311-428 элементы И 24-34, элемент НЕ 35 и задающий генератор 36. Сигналы на выходах 16, 17 и 18 генератора 7 обозначаютс как импульсы ТИ1, ТИ2, ТИЗ соответственно. 5 Триггер 8 пуска и триггеры 20-23 вл ютс синхронными RS-триггерами (S - вход установки, R - вход сброса ) . Врем задержки распространени сигнала элементами 9 соответствует временным характеристикам медленных пам тей« Устройство работает следующим образом , В блоке пам ти хранитс наиболее часто используема информаци , например микропрограммы выполнени основных команд, определ ющих быстродействие процессора. В блоке 2 пам ти хра-20 нитс сравнительно редко используема информаци , например шкропрограммы выполнени остальной части системы команд, микропрограммы системы прерывани , системы восстановлени , часто 25 используемые диагностические тесты и т.д. Врем задержки каждого из элементов 9 соответствует времени ожидани одной из медленных пам тей, вход щих 30 в состав блока 2 пам ти. В очередном i-M цикле процессора (фиг.З) по импульсу ТИ1 в регистр 5 заноситс нова информаци . Под ее управлением (выход 15 устройства) 35 по импульсам ТИ1, ТИ2 и ТИЗ, образующим временную развертку одного цикла , производ тс последовательные изменени состо ни процессора в i-M цикле. По импульсу ТИ2 в регистр 40 3 адреса заноситс адрес информации, котора должна обрабатьюатьс в (i+ +1)-м цикле процессора, и начинаетс ее считьтание из соответствующей пам ти. Содержимое старших разр дов 45 регистра 3 адреса, определ ющее тип пам ти, к которой производитс обращение , поступает на адресные входы пам ти 6. Содержимое пам ти 6 дл рассматриваемого примера приведено 50 в таблице. В случае, если считьшаема информаци находитс в блоке 1 пам ти, О с обоих выходов пам ти 6 разре-, шают выработку очередной развертки 55 синхросигналов без задержки (короткий цикл) и, кроме Toroi поступают на вход управлени мультиплексора 4. В маетс в регистр 5, а по импульсу ТИ в регистр 3 адреса принимаетс адрес следующей информации дл (i+2)-ro цикла процессора. Если следующа микрокоманда находитс в одной из медленных пам тей блока 2 пам ти, то 1 с одного из выходов пам ти 6 через элементы ИЛИ 13, И 11 по импульсу ТИЗ сбрасывает триггер 8 пуска в О. Вьфаботка оче редной развертки синхросигналов блокируетс , а следовательно, запрещаетс изменение состо ни процессора. 1 с выхода пам ти 6 поступает на вход соответствующего элемента И 10 и разрешает прохождение через него импульса ТИЗ, который поступает на вход соответствующего элемента 9 задержки , и по вл етс на его выходе одновременно с по влением считываемой информации на выходе медленной блока 2 пам ти. 1 с выхода одного из элементов 9 задержки проходит через элемент ИЛИ 12 и устанавливает триггер пуска в 1, котора обеспечивает запуск новой развертки синхросигналов . В следующем (1+2)-м цикле процессора информаци (команда),считанна из соответствук цей медленной пам ти блока 2 пам ти, заноситс по импульсу ТИ1 в регистр 5. Таким образом, за счет создани переменных циклов обращени , учитывакицих быстродействие пам тей, предлагаемое устройство обладает большим быстродействием по сравнению с прототипом .