Изобретение относитс к вычислительной технике, в частности к оперативньм запоминаннцим устройствам. По основному авт. св. № 894798 известно устройство, содержащее накопитель , входы которого соединены соответственно с выходами формирователей тока записи и дешифратора адреса , входы которого вл ютс входами устройства, первую группу усилителей считывани , входы которых подключенык одним из выходов накопител , сруппу элементов И, регистр числа , счетные входы которого подключены к выходам элементов И группы, а выходы соответственно к входам формирователей тока записи и блока конт рол , выход которого соединен с первым входом первогоэлемента И и управл ющими входами элементов И группы , группу элементов ЭКВИВАЛЕНТНОСТЬ элемент И-НЕ, второй элемент И, элемент ИЛИ, элемент НЕ и вторую группу усилителей считывани , входы которых подключены к другим выходам накопител , а выходы соединены соответственно с информационными входами регистра числа и входами элементов ЭКВИВАЛЕНТНОСТЬ группы, выходы которых подключены к входу . элемента И-НЕ, первому входу второг элемента И и к информационным входам элементов И группы, выход элемента И-НЕ подключен к второму входу Первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, а выход вл етс контрольным выходом устройства , второй вход второго элемента И соединен с выходом элемента НЕ, вход которого подключен к выходу блока контрол , а также тем, что накопитель выполнен из числовых .линеек на магнитных сердечниках, прошитых числовыми обмотками, разр дными обмотка ми считывани и записи,- причем одноименные разр дные обмотки считывани , проход щие соответственно через рабочие и стабилизирующие магнитные сердечники- накопител , соединены последовательно н подключены соответственно к выходам накопител , Cl Недостатком известного устройства вл етс его низка надежность, например при выходе из стро одной или более числовых линеек устройств из стро . Цель изобретени - повышение надежности устройства. Поставленна цель достигаетс тем, что в оперативное запоминающее уст-. ройство типа 2D с обнаружением и исправлением ошибок введены регистр сдвига, элементы задержки, группы регистров адреса, группа дополнительных элементов ЭКВИВАЛЕНТНОСТЬ, группы дополнительных элементов И с первой по четвертую, группа элементов НЕ и группа элементов ИЛИ, причем перпервые входы дополнительных элементов ЭКВИВАЛЕНТНОСТЬ группы, регистров адреса первой группы и одни из входов Дополнительных элементов И третьей группы вл ютс первым адресным входом устройства, вторьш адресным входом которого вл ютс входы регистров адреса второй группы, а управл ющим входом вл етс первый вход регистра сдвига, второй вход которого соединен с выходом элемента ИЛИ, один из выходов регистра . сдвига подключены к первым входам до полнительных элементов И первой группы и дополнительных элементов И второй группы, выходы которых соединены с вторыми входами регистров адреса первой группы, выходы которьк соединены с вторыми входами дополнительных элементов ЭКВИВАЛЕНТНОСТЬ группы, выходы которых соединены с вторыми входами дополнительных элементов И первой группы, выходы которых подключены к входам элементов НЕ группы, выходы которых соединены с другими входами дополнительных элементов И третьей группы, одни из входов дополнительных элементов И четвертой группы подключены к выходам дополнительных элементов И первой груп ;1Ы , другие - к выходам регистров адреса, второй группы, выходы дополнительных элементов И третьей и четвертой групп через элементы ИЛИ группы подключены к входам дешифратора адреса, вторые входы дополнительных элементов И второй группы через элементы задержки соединены с другими выходами регистра сдвига. На чертеже показана структурна схема предлагаемсГго устройства. Устройство содержит накопитель 1, дешифратор 2 адреса, первую 3 и вторую 4 группы усилителей считывани , формирователи. 5 тока записи, регистр 6 числа, блок 7 контрол , группу элементов ЭКВИВАЛЕНТНОСТЬ 8, 3 группу дополнительных элементов ЭКВИВАЛЕНТНОСТЬ j, первый вход 10, группу элементов И 1 1., первую группу дополнительных элементов И , вторую группу дополнительных элементов И , третью группу дополнительных элементов И , четвертую группу дополнительных элементов И ,, второй адресный вход 16, элемент И-НЕ 17, первый 18 и второй 19 элементы И, элемент ИЛИ 20, элемент НЕ 21, первую группу регистров адреса, регистр 23 сдвига, элементы задержки группу элементов НЕ 25 -2Ъ, управл ющий вход 26, группу элементов ИЛИ 27, вторую группу регистров (j адреса, выход 29. Устройство работает следующим образом . Адрес, по которому необходимо произвести считывание числа, поступает с входа 10 через элементы-И 14 и элементы ИЛИ 27 на дешифратор 2, дешифруетс , в результате чего выбираетс числова линейка, соответствующа чейке пам ти накопител 1, из которой необходимо считать информацию . Сигналы с накопител 1, усиленные усилител ми 3 и 4, поступают одновременно на информационные входы регистра 6 и на входы элементов ЭКВИВАЛЕНТНОСТЬ 8. Неисправность, возникающа в одно или нескольких разр дах накопител 1 обнаруживаетс при считывании информации . Факт ее возникновени регистр руетс блоком 7 контрол , а место элементами ЭКВИВАЛЕНТНОСТЬ 8. При наличии управл ющего сигнала на выхо де блока 7 контрол производитс исправление всех ошибок путем инвертировани тех разр дов регистра 6, в которых зафиксирована ошибка. При возникновении ошибки сигнал с блока 7 поступает на первый вход пер вого элемента И 18. Если на выходах элементов ЭКВИВАЛЕНТНОСТЬ 8 сигнала нет, то на выходе элемента И-НЕ 17 возникает сигнал, который поступает на второй вход первого элемента И 18 с выхода которого он поступает на первый вход элемента ИЛИ 20 и на выходе 29 по вл етс сигнал ошибки, св детельствующий о том, что обнаружена неисправима ошибка. Аналогичный сигнал выдаетс и в случае, если блок 7 контрол ошибки 524 не обнаружит. Тогда на выходе элемента НЕ 21 по вл етс сигнал, поступающий на второй вход второго элемента И 19, если на выходах элементов ЭКВИВАЛЕНТНОСТЬ 8 по вл етс сигнал, то он проходит через первый вход второго элемента И i 9 и с его выхода поступает на второй вход элемента . ; ИЛИ 20. Исходное состо ние регистра 23 сдвига - нулевое состо ние. По сигналам ошибки с выхода элемента ИЛИ 20 nepBbiii триггер регистра 23, а затем и последующий (по числу ошибок) устанавливаютс в единичное состо ние (триггеры не показаны), что означает подключение соотвеп ствующих резервных числовых линеек и отключение неисправных , при считывании информации из которых обнаружены ошибки. Рассмотрим процесс замены адреса с числовой линейки. После установлени какого-либо триггера регистра 23 сдвига, например первого,в единичное состо ние, сигнал с единичного выхода триггера проходит через элемент И 13 на вход регистра 22 адреса и разрешает запись в него адреса неисправной числовой линейки с вхаДа 10 устройства и одновременно поступает на вход элемента И 12 , а сигнал с нулевого выхода первого триггера регистра 23 сдвига, проход через элемент 24 задержки (с временем задержки, равным времени записи информации в регистр 22)и элемент И 13., запрещает запись информации в регистр 22 адреса. Таким образом, адрес неисправной числовой чейки оказываетс записанным в регистр 22 адреса. При поступлении на вход 10 адреса числа, хран щегос в накопителе 1, этот адрес сравниваетс в соответствующих элементах ЭКВИВАЛЕНТНОСТЬ 9 с адресами, записанными в регистрах 22 адреса. При совпадении поступившего адреса, например, с адресом в регистре 22 на выходе К-го элемента И 12| имеетс сигнал 1, тогда на выходе К-го элемента НЕ 25 имеетс О, адрес с входа 10 не попадает а дешифратор 2. В то же врем сигнал 1 с выхода К-го элемента И 12, перой группы поступает на элементы 15| и адрес резервной числовой инейки с регистра 28, куда он долен быть заблаговременно записан с 5 входа 16, поступает через элементы ИЛИ 27 на дешифратор 2. Таким образом, вместо адреса неи правной числовой линейки на вход де шифратора 2 поступает адрес резервной числовой чейки. Если адреса не совпадают, то адрес с входа 10через элементы И 14 и элементы ИЛИ 27 поступает на вход дешифратора 2, В этсж случае на вхо дешифратора 2 поступает адрес рабочей числовой линейки. 26 Адреса резервных числовых линеек занос тс в регистры 28 лерационной системой в ходе тестовой проверки устройства. Количество К замещаемых адресов зависит от количества резервньк числовьк линеек. Преимущество йредлагаемого устройства заключаетс в том, что оно позп вол ет оперативно отключать неисправные числовые линейки и подключать исправные без ремонта устройства, что повьш1ает его надежность по сравнению с известным.The invention relates to computing, in particular, to operative memory devices. According to the main author. St. No. 894798, a device containing a drive, whose inputs are connected respectively to the outputs of the writing current drivers and address decoder, whose inputs are the device inputs, the first group of read amplifiers, the inputs of which are connected to one of the drive outputs, the group of elements I, a number register, counting inputs which are connected to the outputs of the elements And groups, and the outputs respectively to the inputs of the recording current drivers and the control unit, the output of which is connected to the first input of the first element I and the control the inputs of the elements AND group, the group of elements EQUIVALENCE, the element NAND, the second element AND, the element OR, the element NOT and the second group of read amplifiers, whose inputs are connected to other outputs of the accumulator, and the outputs are connected respectively to the information inputs of the number register and the inputs of the elements EQUIVALENCE groups whose outputs are connected to the input. element AND-NOT, the first input is the second element AND, and to the information inputs of the AND elements of the group, the output of the AND element is NOT connected to the second input of the First AND element, the output of which is connected to the first input of the OR element, the second input of which is connected to the output of the second AND element, and the output is the control output of the device, the second input of the second element I is connected to the output of the element NO, whose input is connected to the output of the control unit, and also that the drive is made of numerical lines on magnetic cores, stitched by numerical windings reading and writing windings — the readout write windings of the same name passing respectively through working and stabilizing magnetic storage cores are connected in series and connected respectively to the drive outputs, Cl A disadvantage of the known device is its low reliability, for example when one or more numeric lines of devices are out of order. The purpose of the invention is to increase the reliability of the device. The goal is achieved by the fact that in the operational memory device. 2D type operation with error detection and correction introduced shift register, delay elements, address register groups, group of additional elements EQUIVALENCE, groups of additional elements AND from first to fourth, group of elements NOT and group of elements OR, and for the first time the inputs of additional elements EQUIVALENCE group, registers the addresses of the first group and one of the inputs of the Additional Elements AND of the third group are the first address input of the device, the second address input of which is the inputs of the registers addresses of the second group, and the control input is the first input of the shift register, the second input of which is connected to the output of the OR element, one of the outputs of the register. the shift is connected to the first inputs of the additional elements of the first group and additional elements of the second group, the outputs of which are connected to the second inputs of the address registers of the first group, the outputs of which are connected to the second inputs of the additional elements of the EQUIVALENCE group, the outputs of which are connected to the second inputs of the additional elements of the first groups, the outputs of which are connected to the inputs of the elements NOT groups, the outputs of which are connected to other inputs of the additional elements AND the third group, one of the inputs of the additional The main elements of the fourth group are connected to the outputs of additional elements of the first group; groups through the delay elements connected to other outputs of the shift register. The drawing shows a block diagram of the proposed device. The device contains a drive 1, an address decoder 2, the first 3 and the second 4 groups of read amplifiers, and drivers. 5 write current, register 6 numbers, control unit 7, group of elements EQUIVALENCE 8, 3 group of additional elements EQUIVALENCE j, first input 10, group of elements I 1 1., first group of additional elements AND, second group of additional elements I, third group additional AND elements, fourth group of additional AND elements, second address input 16, AND-NOT element 17, first 18 and second 19 AND elements, OR element 20, NOT 21 element, first address register group, shift register 23, delay elements element group NOT 25-2b, admin input 26, a group of elements OR 27, the second group of registers (j addresses, output 29. The device works as follows. The address to which the number must be read comes from input 10 through elements-AND 14 and elements OR 27 to the decoder 2 is decrypted, as a result of which a numerical ruler is selected corresponding to the memory cell of accumulator 1, from which information must be read. Signals from accumulator 1, amplified by amplifiers 3 and 4, are fed simultaneously to the information inputs of the register 6 and to the inputs of the elements EQUIVALENCE 8. A fault occurring in one or several bits of drive 1 is detected when reading information. The fact of its occurrence is registered by the control unit 7, and the place is the elements EQUIVALENCE 8. If there is a control signal at the output of the control unit 7, all errors are corrected by inverting those bits of the register 6 in which the error is fixed. If an error occurs, the signal from block 7 is fed to the first input of the first element AND 18. If there is no signal at the outputs of the elements EQUIVALENCE 8, then the output of the element IS-NOT 17 generates a signal that goes to the second input of the first element And 18 from the output of which arrives at the first input of the element OR 20 and at the output 29 an error signal appears, indicating that an irreparable error has been detected. A similar signal is issued in case the error control block 724 does not detect. Then at the output of the element NOT 21 a signal appears, which arrives at the second input of the second element I 19, if at the outputs of the elements EQUIVALENCE 8 a signal appears, then it passes through the first input of the second element And i 9 and from its output enters the second input an item. ; OR 20. The initial state of shift register 23 is zero. The error signals from the output of the element OR 20 nepBbiii trigger register 23, and then the next one (by the number of errors) are set to one (no triggers are shown), which means connecting the corresponding backup number lines and disconnecting the failed ones when reading information from Errors detected. Consider the process of replacing the address with a numerical line. After any trigger register 23 has been set, for example, the first one, to the unit state, the signal from the single trigger output passes through the element AND 13 to the input of the address register 22 and allows writing the address of the defective number line to the device 10 into the device and simultaneously enters the input element And 12, and the signal from the zero output of the first trigger of the shift register 23, the passage through the delay element 24 (with a delay time equal to the time of recording information in register 22) and element 13. It prohibits the recording of information in address register 22. Thus, the address of the faulty numeric cell is recorded in address register 22. When the number of the address stored in the storage 1 is input to the input 10, this address is compared in the corresponding elements EQUIVALENCE 9 with the addresses recorded in address registers 22. If the received address matches, for example, with the address in register 22 at the output of the Kth element I 12 | There is a signal 1, then at the output of the K-th element NO 25 there is O, the address from the input 10 does not fall into the decoder 2. At the same time, the signal 1 from the output of the K-th element And 12, the first group enters the elements 15 | and the address of the backup numeric entry from register 28, where it must be recorded in advance from 5 to 16, goes through OR 27 to decoder 2. Thus, instead of the address of the wrong numeric ruler, the address of the backup numeric cell is sent to the input of the decoder 2. If the addresses do not match, the address from the input 10 is through the elements AND 14 and the elements OR 27 is fed to the input of the decoder 2. In this case, the address of the working numerical line enters the input of the decoder 2. 26 Addresses of backup numerical lines are entered into registers 28 by the treatment system during the test check of the device. The number of addresses to be replaced depends on the number of reserved lines. The advantage of the proposed device is that it allows you to quickly disconnect the faulty numeric rulers and connect serviceable devices without repairing the device, which increases its reliability compared to the known one.